超大規(guī)模集成電路測試

第1章 概述
1.1 研究意義
1.2 章節(jié)安排
1.3 基本概念
本章小結(jié)
習(xí)題
參考文獻(xiàn)
第2章 電路測試基礎(chǔ)
2.1 驗(yàn)證、模擬和測試
2.1.1 驗(yàn)證
2.1.2 生產(chǎn)測試
2.1.3 可測性設(shè)計(jì)
2.1.4 仿真
2.1.5 驗(yàn)證與生產(chǎn)測試之比較
2.2 故障及故障檢測
2.2.1 故障檢測的基本原理
2.2.2 測試圖形生成
2.3 缺陷、失效和故障
2.3.1 物理缺陷
2.3.2 失效方式
2.3.3 故障
2.3.4 故障、失效和缺陷的關(guān)系
2.4 經(jīng)典故障模型
2.4.1 SSA故障
2.4.2 MSA故障
2.5 故障的等效、支配和故障冗余
2.5.1 故障表
2.5.2 故障等效
2.5.3 故障支配
2.5.4 故障表簡化
2.5.5 檢查點(diǎn)
2.5.6 故障冗余
2.6 晶體管級(jí)故障模型
2.6.1 橋接故障
2.6.2 NMOS電路的短路與開路故障
2.6.3 CMOS電路開路故障
2.6.4 CMOS電路的恒定通與短路故障
2.7 其他類型故障模型
2.7.1 延遲故障
2.7.2 暫時(shí)失效
本章小結(jié)
習(xí)題
參考文獻(xiàn)
第3章 驗(yàn)證、模擬和仿真
3.1 驗(yàn)證與模擬
3.1.1 模擬的概念
3.1.2 驗(yàn)證與模擬的方法
3.1.3 驗(yàn)證方法
3.2 基于Testbench的驗(yàn)證
3.2.1 Testbench格式
3.2.2 Testbench開發(fā)語言和工具
3.2.3 Testbench舉例
3.3 邏輯模擬
3.3.1 編譯模擬
3.3.2 事件驅(qū)動(dòng)模擬
3.3.3 延遲模型
3.4 故障模擬
3.4.1 并行故障模擬
3.4.2 演繹故障模擬
3.4.3 并發(fā)性故障模擬
3.4.4 故障模型結(jié)果分析
3.5 仿真
3.5.1 基于陣列處理器的仿真
3.5.2 基于FPGA的仿真
3.6 基于ATPG工具的故障模擬
3.6.1 實(shí)驗(yàn)工具和目的
3.6.2 Tetramax的故障模擬流程
3.6.3 腳本文件舉例
3.6.4 練習(xí)1——故障模擬
3.6.5 練習(xí)2——ATPG工具參數(shù)設(shè)置
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習(xí)題
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第4章 自動(dòng)測試生成
4.1 簡介
4.2 代數(shù)法
4.2.1 異或法
4.2.2 布爾差分法
4.3 路徑敏化法
4.3.1 確定性算法的基本過程
4.3.2 路徑敏化法舉例
4.4 D算法
4.4.1 D算法關(guān)鍵術(shù)語
4.4.2 D算法舉例
4.5 PODEM算法
4.5.1 PODEM算法思路
4.5.2 PODEM算法流程
4.6 自動(dòng)識(shí)別法
4.6.1 時(shí)序電路的檢查序列
4.6.2 自動(dòng)識(shí)別法的步驟和舉例
4.7 時(shí)序電路的確定性測試生成
4.7.1 功能模型
4.7.2 測試生成模型
4.7.3 擴(kuò)展的向后追蹤算法
4.7.4 擴(kuò)展的向后追蹤算法舉例
4.8 其他ATPG方法
4.8.1 FAN算法
4.8.2 SoCRATES算法
4.8.3 FASTEST算法
4.8.4 CONTEST算法
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習(xí)題
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第5章 專用可測性設(shè)計(jì)
5.1 可測性分析
5.1.1 可控性值
5.1.2 可觀性值
5.1.3 SCOAP算法描述
5.1.4 可測性度量的應(yīng)用
5.2 可測性的改善方法
5.2.1 插入測試點(diǎn)
5.2.2 電路分塊
5.2.3 電路分塊方法舉例
5.3 測試圖形簡化
5.3.1 測試圖形簡化規(guī)律
5.3.2 測試圖形簡化規(guī)律應(yīng)用
5.4 容易測試的電路
5.4.1 部分積乘法器的C可測性
5.4.2 變長測試
5.5 組合電路的可測性設(shè)計(jì)
5.5.1 用Reed-Muller模式設(shè)計(jì)組合電路
5.5.2 異或門插入法
5.5.3 組合電路的其他可測性設(shè)計(jì)方法
5.6 時(shí)序電路可測性設(shè)計(jì)中的問題
5.6.1 時(shí)序電路的初始化設(shè)計(jì)問題
5.6.2 時(shí)間延遲效應(yīng)的最小化
5.6.3 邏輯冗余問題
5.6.4 避免設(shè)計(jì)中非法狀態(tài)
5.6.5 增加邏輯以控制振蕩
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習(xí)題
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第6章 掃描設(shè)計(jì)
6.1 掃描路徑設(shè)計(jì)
6.1.1 基本的掃描路徑設(shè)計(jì)
6.1.2 部分掃描設(shè)計(jì)
6.1.3 隔離的串行掃描設(shè)計(jì)
6.1.4 非串行的掃描設(shè)計(jì)
6.2 掃描路徑的測試方法
6.2.1 組合電路部分的測試生成
6.2.2 掃描觸發(fā)器的測試圖形
6.2.3 測試施加
6.2.4 掃描路徑測試舉例
6.3 掃描單元的設(shè)計(jì)
6.3.1 D鎖存器
6.3.2 雙端口掃描單元
6.3.3 電平敏感鎖存器
6.3.4 電平敏感掃描設(shè)計(jì)
6.3.5 隨機(jī)編址的掃描單元
6.4 基于EDA工具的掃描綜合[4~6]
6.4.1 掃描綜合流程
6.4.2 掃描綜合主要步驟
6.4.3 掃描綜合腳本文件舉例
6.5 測試綜合后的自動(dòng)測試生成
6.5.1 DFT工具與ATPG工具的接口
6.5.2 ATPG腳本文件
6.5.3 STIL格式測試圖形文件
6.6 掃描路徑設(shè)計(jì)成本分析
6.6.1 I/O和性能開銷
6.6.2 門和面積開銷
6.6.3 測試時(shí)間
6.6.4 延遲和功耗
本章小結(jié)
習(xí)題
參考文獻(xiàn)
第7章 邊界掃描法
7.1 邊界掃描法的基本結(jié)構(gòu)
7.2 測試存取通道及控制
7.2.1 測試存取通道的信號(hào)
7.2.2 TAP控制器
7.2.3 TAP控制器的操作
7.3 寄存器及指令
7.3.1 指令寄存器
7.3.2 測試數(shù)據(jù)寄存器
7.3.3 指令
7.4 操作方式
7.4.1 正常操作
7.4.2 測試方式操作
7.4.3 測試邊界掃描寄存器
7.5 邊界掃描描述語言
7.5.1 主體
7.5.2 BSDL描述器件舉例
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習(xí)題
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第8章 隨機(jī)測試和偽隨機(jī)測試
8.1 隨機(jī)測試
8.1.1 隨機(jī)測試的概念
8.1.2 故障檢測率的估算
8.1.3 測試圖形長度的計(jì)算
8.1.4 輸入變量的優(yōu)化
8.2 偽隨機(jī)序列
8.2.1 同余偽隨機(jī)序列
8.2.2 反饋移位寄存器和異或門構(gòu)成的偽隨機(jī)序列生成電路
8.3 LFSR的數(shù)學(xué)基礎(chǔ)
8.3.1 根據(jù)本原多項(xiàng)式優(yōu)化偽隨機(jī)序列發(fā)生電路
8.3.2 LFSR的運(yùn)算
8.3.3 M序列的特性
8.4 基本的偽隨機(jī)測試序列生成電路
8.4.1 外接型PRSG
8.4.2 內(nèi)接型PRSG
8.4.3 混合連接型PRSG
8.5 其他類型偽隨機(jī)序列生成方法
8.5.1 與M序列相關(guān)的序列的生成方法
8.5.2 加權(quán)偽隨機(jī)序列
8.5.3 細(xì)胞自動(dòng)機(jī)
8.6 低功耗測試序列
本章小結(jié)
習(xí)題
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第9章 內(nèi)建自測試
9.1 內(nèi)建自測試的概念
9.1.1 內(nèi)建自測試簡介
9.1.2 內(nèi)建自測試的結(jié)構(gòu)
9.1.3 內(nèi)建自測試的測試生成
9.2 響應(yīng)數(shù)據(jù)壓縮
9.2.1 奇偶測試
9.2.2 “1”計(jì)數(shù)
9.2.3 跳變次數(shù)壓縮
9.3 特征分析法
9.3.1 特征分析原理
9.3.2 串行輸入特征寄存器
9.3.3 多輸入的特征分析
9.4 內(nèi)建自測試的結(jié)構(gòu)
9.4.1 內(nèi)建自測試
9.4.2 自動(dòng)測試
9.4.3 循環(huán)內(nèi)建自測試
9.4.4 內(nèi)建邏輯塊觀測器
9.4.5 隨機(jī)測試組合塊
9.4.6 STUMPS
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習(xí)題
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第10章 電流測試
10.1 IDDQ測試機(jī)理
10.1.1 基本概念
10.1.2 無故障電路的電流分析
10.1.3 轉(zhuǎn)換延遲
10.2 IDDQ檢測的缺陷及故障模型
10.2.1 橋接
10.2.2 柵氧
10.2.3 開路故障
10.2.4 泄漏故障
10.2.5 延遲故障
10.3 測試圖形生成
10.3.1 基于電路級(jí)模型的測試圖形生成
10.3.2 基于泄漏故障模型的測試圖形生成
10.4 IDDQ測試方法
10.4.1 片外測試
10.4.2 片內(nèi)測試
10.5 IDDQ測試的改進(jìn)
10.5.1 控制截止電流的措施
10.5.2 ?IDDQ
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習(xí)題
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第11章 存儲(chǔ)器測試
11.1 測試類型和模型
11.1.1 性能測試和參數(shù)測試
11.1.2 特征測試
11.1.3 功能測試
11.1.4 電流測試
11.1.5 功能模型
11.1.6 存儲(chǔ)單元的表達(dá)方法
11.2 缺陷和故障模型
11.2.1 缺陷
11.2.2 陣列故障模型
11.2.3 周邊邏輯
11.3 存儲(chǔ)器測試算法
11.3.1 MSCAN算法
11.3.2 GALPAT算法
11.3.3 算法型測試序列
11.3.4 Checkerboard測試
11.3.5 Marching圖形序列
11.3.6 March測試的表達(dá)方法
11.3.7 各種存儲(chǔ)器測試算法的分析
11.4 存儲(chǔ)器測試方法
11.4.1 存儲(chǔ)器直接存取測試
11.4.2 存儲(chǔ)器內(nèi)建自測試
11.4.3 宏測試
11.4.4 各種存儲(chǔ)器測試方法比較
11.5 存儲(chǔ)器的冗余和修復(fù)
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習(xí)題
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第12章 SoC測試
12.1 SoC測試的基本問題
12.1.1 SoC核的分類
12.1.2 SoC測試問題
12.1.3 存取、控制和隔離
12.2 概念性的SoC測試結(jié)構(gòu)
12.2.1 測試源和測試收集
12.2.2 測試存取機(jī)構(gòu)
12.2.3 測試殼
12.3 測試策略
12.3.1 核的非邊界掃描測試
12.3.2 核的邊界掃描測試策略
12.4 IEEE P1500標(biāo)準(zhǔn)
12.5 SoC測試再探索
參考文獻(xiàn)