VHDL與Verilog HDL比較學(xué)習(xí)及建模指導(dǎo)

第1章　概論
1. 1　半導(dǎo)體工業(yè)
1. 2　電子設(shè)計自動化
1. 2. I EDA抽象（設(shè)計）層次
1. 2. 2　EDA設(shè)計流程
1. 2. 3　自頂向下還是自底向上
1. 2. 4 EDA技術(shù)的發(fā)展
1. 3 HDL 基礎(chǔ)
1. 3. l 　HDL的產(chǎn)生與發(fā)展
1. 3. 2　基于HDL的設(shè)計流程
1. 3. 3　VHl3L和VerilogHDL
1. 3. 4　初學(xué)者的困惑
1. 4 專用集成電路（ASIC）
1. 4. 1　什么是ASIC
1. 4. 2　ASI的類型
第2章 軟件工具
2. 1.綜合軟件Synplify
2. 1. 1　Synpllfy介紹
2. 1. 2　Synplifv對FPGA的設(shè)計流程
2. 1. 3　svnplify用戶界面
2. 1. 4　使用Synplify進(jìn)行綜合
2. 2 仿真軟件MndelSim
2. 2. 1 Madd蜀m介紹
2. 2. 2 MooteISim用戶界面
2. 2. 3 使用ModelSim進(jìn)行仿真
2. 3 集成開發(fā)工具QuurtusⅡ
2. 3. 1　QuartusⅡ介紹
2. 3. 2　QuartusⅡ軟件設(shè)計流程
2. 3. 3　QuartusⅡ用戶界面
2. 3. 4　0uafmsⅡ使用方法
第3.章 VHDL語言基礎(chǔ)
3. 1 VHDL程序基本結(jié)構(gòu)
　　3. 1. 1　實體
3. 1. 2　結(jié)構(gòu)體
3. 2. VHDL的庫和包
3. 2. 1　VHDl庫的種類和使用
3. 2. 2　程序包
3. 3. VHDL的基本詞法
3. 3. 1　標(biāo)識符
3. 3. 2　數(shù)據(jù)對象
3. 3. 3　數(shù)據(jù)類型
3. 4. 4　運算符
第4章　VtlDL模型描述方法
4. 1行為模型
4. 1. 1　進(jìn)程語句
4. 1. 2　變量賦值語句
4. 1. 3　信號賦值語句
4. 1. 4　WAlT語句
4. 1. 5　IF語句
4. 1. 6　CASE語句
4. 1. 7　NULL語句
4. 1. 8　LOOP語句
4. 1. 9　EXll語句
4. 1. 10 NEXT語句
4. 2.數(shù)據(jù)流模型
4. 2. 1　并行信號賦值語句
4. 2. 2　備件信號賦值語句
4. 2. 3　選擇信號賦值語句
4. 2. 4　塊語句
4. 2. 5　并發(fā)行和順序性討論
4. 3.結(jié)構(gòu)化模型
4. 3. 1　元件聲明
4. 3. 2　元件例化
4. 3. 3　重復(fù)元件的描述
第5章　VerilogHDl基礎(chǔ)
5. 1 語法規(guī)則
5. 1. 1　空白和注釋
5. 1. 2　數(shù)字表示
5. 1. 2　標(biāo)識符和關(guān)鍵字
5. 2.數(shù)據(jù)類型
5. 2. 1 數(shù)值邏輯（Value Logic）
……
第6章　Verilog HDL楧型描述方法
第7章　RTL建模指導(dǎo)
第8章　實用設(shè)計范例
參考文獻(xiàn)
附錄　光盤說明