數(shù)字系統(tǒng)的VHDL設計

第1章 數(shù)制與編碼
1.1 概述
1.1.1 模擬電子技術和數(shù)字電子技術
1.1.2 脈沖信號和數(shù)字信號
1.1.3 數(shù)字電路的特點
1.2 數(shù)制
1.2.1 四種數(shù)制
1.2.2 數(shù)制之間的轉換
1.3 編碼
1.3.1 二一十進制編碼
1.3.2 字符編碼
1.4 現(xiàn)代數(shù)字系統(tǒng)的設計方法
本章小結
思考題和習題
第2章 邏輯代數(shù)和VHDL基礎
2.1 邏輯代數(shù)基本概念
2.1.1 邏輯常量和邏輯變量
2.1.2 基本邏輯和復合邏輯
2.1.3 邏輯函數(shù)的表示方法
2.1.4 邏輯函數(shù)的相等
2.2 邏輯代數(shù)的運算法則
2.2.1 邏輯代數(shù)的基本公式
2.2.2 邏輯代數(shù)的基本定理
2.2.3 邏輯代數(shù)的常用公式
2.2.4 異或運算公式
2.3 邏輯函數(shù)的表達式
2.3.1 邏輯函數(shù)的常用表達式
2.3.2 邏輯函數(shù)的標準表達式
2.3.3 約束及其表示方法
2.4 邏輯函數(shù)的公式簡化法
2.4.1 邏輯函數(shù)簡化的意義
2.4.2 邏輯函數(shù)的公式簡化法
2.5 VHDL基礎
2.5.1 VHDI.設計實體的基本結構
2.5.2 VHDL語言要素
2.5.3 VHDL的順序語句
2.5.4 并行語句
本章小結
思考題和習題
第3章 門電路
3.1 概述
3.2 TTL集成門
3.2.1 TTL集成與非門
3.2.2 TTL與非門的外部特性
3.2.3 TTL與非門的主要參數(shù)
3.3.2 TTL與非門的改進電路
3.2.5 TTL集成電路多余輸入端的處理
3.2.6 TTL其他類型的集成電路
3.2.7 TTL電路的系列產(chǎn)品
3.3 其他類型的雙極型集成電路
3.3.1 ECI.電路
3.3.2 IL電路
3.4 MOS集成門
3.4.1 MOS管
3.4.2 MOS管開關的電路結構和工作原理
3.4.3 MOS非門
3.4.4 MOS門
3.4.5 CMOS門的外部特性
3.5 基于VHDL的門電路設計
本章小結
習題
第4章 組合邏輯電路
4.1 概述
4.1.1 組合邏輯電路的結構和特點
4.1.2 組合邏輯電路的分析方法
4.1.3 組合邏輯電路的設計方法
4.2 若干常用的組合邏輯電路
4.2.1 算術運算電路
4.2.2 編碼器
4.2.3 譯碼器
4.2.4.數(shù)據(jù)選擇器
4.2.5 數(shù)值比較器
4.2.6 奇偶校驗器
4.3 基于VHDI的組合邏輯電路設計
4.3.1 加法器的設計
4.3.2 編碼器的設計
4.3.3 譯碼器的設計
4.3.4 數(shù)據(jù)選擇器的設計
4.3.5 數(shù)值比較器的設計
4.3.6 奇偶校驗器的設計
4.4 組合邏輯電路的競爭——冒險現(xiàn)象
本章小結
習題
第5章 觸發(fā)器
5.1 概述
5.2 基本：RS觸發(fā)器
5.2.1 由與非門構成的基本RS觸發(fā)器
5.2.2 由或非門構成的基本RS觸發(fā)器
5.3 鐘控觸發(fā)器
5.3.1 鐘控RS觸發(fā)器
5.3.2 鐘控D型觸發(fā)器
5.3.3 鐘控JK觸發(fā)器
5.3.4 鐘控T型觸發(fā)器
5.3.5 鐘控T型觸發(fā)器
5.4 集成觸發(fā)器
5.4.1 邊沿JK觸發(fā)器
5.4.2 維持一阻塞結構集成觸發(fā)器
5.5 觸發(fā)器之間的轉換
5.5.1 用JK觸發(fā)器實現(xiàn)其他類型觸發(fā)器
5.5.2 用D觸發(fā)器實現(xiàn)其他類型觸發(fā)器的轉換
5.6 基于VHDI的觸發(fā)器設計
5.6.1 基本RS觸發(fā)器的設計
5.6.2 D鎖存器的設計
5.6.3 D觸發(fā)器的設計
5.6.4 JK觸發(fā)器的設計
本章小結
習題
第6章 時序邏輯電路
6.1 概述
6.1.1 時序邏輯電路功能的描述方法
6.1.2 時序邏輯電路的分析方法
6.1.3 同步時序邏輯電路和異步時序邏輯電路
6.2 寄存器和移位寄存器
6.2.1 數(shù)碼寄存器
6.2.2 移位寄存器
6.2.3 集成移位寄存器
6.3 計數(shù)器
6.3.1 同步計數(shù)器的分析
6.3.2 異步計數(shù)器
6.3.3 集成計數(shù)器
6.4 同步時序邏輯電路的設計
6.4.1 數(shù)碼寄存器的設計
6.4.2 移位寄存器的設計
6.4.3 同步計數(shù)器的設計
6.4.4 順序脈沖發(fā)生器的設計
6.4.5 序列信號發(fā)生器的設計
6.4.6 序列信號檢測器的設計
6.4.7 一般同步時序邏輯電路的設計
6.5 異步時序邏輯電路的設計
本章小結
習題
第7章 半導體存儲器
7.1 概述
7.1.1 半導體存儲器的結構
7.1.2 半導體存儲器的分類
7.2 隨機存儲器
7.2.1 靜態(tài)隨機存儲器
7.2.2 動態(tài)隨機存儲器
7.2.3 隨機存儲器的典型芯片
7.3 只讀存儲器
7.3.1 固定只讀存儲器
7.3.2 可編程只讀存儲器
7.3.3 可擦除可編程只讀存儲器
7.4 半導體存儲器的應用
7.5 基于VHDL的存儲器設計
7.5.1 RAM的設計
7.5.2 ROM的設計
本章小結
習題
第8章 數(shù)模和模數(shù)轉換
8.1 概述
8.2 數(shù)模轉換
8.2.1 D／A轉換器的結構
8.2.2 D／A轉換器的主要技術指標
8.2.3 集成D／A轉換器
8.3 模數(shù)轉換
8.3.1 A／D轉換器的基本原理
8.3.2 A／D轉換器的類型
8.3.3 A／D轉換器的主要技術指標
8.3.4 集成ADC芯片
本章小結
習題
第9章 數(shù)字系統(tǒng)設計
9.1 數(shù)字系統(tǒng)的設計方法
9.1.1 4位二進制計數(shù)器的設計
9.1.2 設計七段顯示譯碼器decas
9.1.3 計數(shù)譯碼顯示系統(tǒng)電路的設計
9.2 系統(tǒng)設計實例
9.2.1 8位頻率計的設計
9.2.2 交通燈控制電路的設計
9.2.3 數(shù)字電壓表的設計
9.2.4 信號發(fā)生器的設計
本章小結
習題
第10章 可編程邏輯器件
10.1 PLD的基本原理
10.1.1 PLD的分類
10.1.2 陣列型PLD
10.1.3 現(xiàn)場可編程門陣列
10.1.4 基于查找表的結構
10.2 PLD的設計技術
10.2.1 PLD的設計方法
lO.2.2 PLD的設計流程
10.2.3 在系統(tǒng)可編程技術
10.2.4 邊界掃描技術
10.3 PLD的編程與配置
10.3.1 CPLD的ISP方式編程
10.3.2 使用PC機的并口配置FPGA
本章小結
習題
第11章 VHDL仿真
11.1 VHDL仿真支持語句
11.1.1 文件操作
11.1.2 文件操作實例
11.2 VHDI的仿真方法
11.2.1 ModelSim的命令式仿真
11.2.2 ModelSim的波形仿真
11.2.3 ModelSim交互命令方式仿真
11.2.4 ModelSim批處理工作方式
11.3 VHDL測試平臺軟件的設計
11.3.1 組合邏輯電路測試平臺軟件的設計
11.3.2 時序邏輯電路測試平臺軟件的設計
11.3.3 數(shù)字系統(tǒng)電路測試平臺軟件的設計
本章小結
習題
第12章 VHDL綜合與優(yōu)化
12.1 綜合的概念
12.2 VHDI設計的硬件實現(xiàn)
12.2.1 編輯設計文件
12.2.2 編譯設計文件
12.2.3 仿真設計文件
12.2.4 編程下載設計文件
12.3 設計優(yōu)化
12.3.1 面積與速度的優(yōu)化
12.3.2 時序約束與選項設置
12.3.3 Fitter設置
12.4 QuartusⅡ的RTL閱讀器
本章小結
習題
附錄A 國產(chǎn)半導體集成電路型號
命名法（GB3430一82）
附錄B AlteraDE2開發(fā)板使用方法
參考文獻