計(jì)算機(jī)組織與體系結(jié)構(gòu)（第4版）

第1章　計(jì)算機(jī)系統(tǒng)概論
1.1　計(jì)算機(jī)的分類
1.2　計(jì)算機(jī)的發(fā)展簡史
1.2.1　計(jì)算機(jī)的五代變化
1.2.2　半導(dǎo)體存儲器的發(fā)展
1.2.3　微處理器的發(fā)展
1.2.4　計(jì)算機(jī)的性能指標(biāo)
1.3　計(jì)算機(jī)的硬件
1.3.1　硬件組成要素
1.3.2　運(yùn)算器
1.3.3　存儲器
1.3.4　控制器
1.3.5　適配器與輸入輸出設(shè)備
1.4　計(jì)算機(jī)的軟件
1.4.1　軟件的組成與分類
1.4.2　軟件的發(fā)展演變
1.5　計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)　
1.5.1　多級組成的計(jì)算機(jī)系統(tǒng)
1.5.2　軟件與硬件的邏輯等價(jià)性　
1.5.3　三個(gè)常用術(shù)語的物理概念　
1.5.4　計(jì)算機(jī)體系結(jié)構(gòu)的分類
本章小結(jié)
習(xí)題　

第2章　運(yùn)算方法和運(yùn)算器
2.1　數(shù)據(jù)與文字的表示方法
2.1.1　數(shù)據(jù)格式
2.1.2　數(shù)的機(jī)器碼表示
2.1.3　字符與字符串的表示方法
2.1.4　漢字的表示方法
2.1.5　校驗(yàn)碼
2.2　定點(diǎn)加法、減法運(yùn)算
2.2.1　補(bǔ)碼加法
2.2.2　補(bǔ)碼減法　
2.2.3　溢出概念與檢測方法
2.2.4　基本的二進(jìn)制加法減法器
2.3　定點(diǎn)乘法運(yùn)算
2.3.1　原碼并行乘法
2.3.2　直接補(bǔ)碼并行乘法
2.4　定點(diǎn)除法運(yùn)算
2.4.1　原碼除法算法原理
2.4.2　并行除法器
2.5　定點(diǎn)運(yùn)算器的組成　
2.5.1　邏輯運(yùn)算
2.5.2　多功能算術(shù)邏輯運(yùn)算單元
2.5.3　內(nèi)部總線　
2.5.4　定點(diǎn)運(yùn)算器的基本結(jié)構(gòu)
2.6　浮點(diǎn)運(yùn)算方法和浮點(diǎn)運(yùn)算器　
2.6.1　浮點(diǎn)加法、減法運(yùn)算
2.6.2　浮點(diǎn)乘法、除法運(yùn)算
2.6.3　浮點(diǎn)運(yùn)算流水線
2.6.4　浮點(diǎn)運(yùn)算器實(shí)例
本章小結(jié)
習(xí)題

第3章　內(nèi)部存儲器
3.1　存儲器概述
3.1.1　存儲器的分類
3.1.2　存儲器的分級
3.1.3　主存儲器的技術(shù)指標(biāo)
3.2　SRAM存儲器
3.2.1　基本的靜態(tài)存儲元陣列　
3.2.2　基本的SRAM邏輯結(jié)構(gòu)
3.2.3　讀寫周期波形圖
3.3　DRAM存儲器
3.3.1　DRAM存儲元的記憶原理
3.3.2　DRAM芯片的邏輯結(jié)構(gòu)
3.3.3　讀寫周期、刷新周期
3.3.4　存儲器容量的擴(kuò)充
3．3．5　高級的DRAM結(jié)構(gòu)
3．3．6　DRAM主存讀寫的正確性校驗(yàn)
3．4　只讀存儲器和閃速存儲器
3．4．1　只讀存儲器ROM
3．4．2　FLASH存儲器
3．5　并行存儲器
3．5．1　雙端口存儲器
3．5．2　多模塊交叉存儲器
3．6　cache存儲器
3．6．1　cache基本原理
3．6．2　主存與cache的地址映射
3．6．3　替換策略
3．6．4　cache的寫操作策略
3．6．5　Pentium4的cache組織
本章小結(jié)
習(xí)題

第4章　指令系統(tǒng)
4．1　指令系統(tǒng)的發(fā)展與性能要求
4．1．1　指令系統(tǒng)的發(fā)展
4．1．2　對指令系統(tǒng)性能的要求
4．1．3　低級語言與硬件結(jié)構(gòu)的關(guān)系
4．2　指令格式
4．2．1　操作碼
4．2．2　地址碼
4．2．3　指令字長度
4．2．4　指令助記符
4．2．5　指令格式舉例
4．3　操作數(shù)類型
4．3．1　一般的數(shù)據(jù)類型
4．3．2　Pentium數(shù)據(jù)類型
4．3．3　PowerPC數(shù)據(jù)類型
4．4　指令和數(shù)據(jù)的尋址方式
4．4．1　指令的尋址方式
4．4．2　操作數(shù)基本尋址方式
4．4．3　尋址方式舉例
4．5　典型指令
4．5．1　指令的分類
4．5．2　基本指令系統(tǒng)的操作
4．5．3　精簡指令系統(tǒng)
本章小結(jié)
習(xí)題

第5章　中央處理機(jī)
5．1　CPU的功能和組成
5．1．1　CPU的功能
5．1．2　CPU的基本組成
5．1．3　CPU中的主要寄存器
5．1．4　操作控制器與時(shí)序產(chǎn)生器
5．2　指令周期
5．2．1　指令周期的基本概念
5．2．2　MOV指令的指令周期
5．2．3　LAD指令的指令周期
5．2．4　ADD指令的指令周期
5．2．5　STO指令的指令周期/
5．2．6　JMP指令的指令周期
5．2．7　用方框圖語言表示指令周期
5．3　時(shí)序產(chǎn)生器和控制方式
5．3．1　時(shí)序信號的作用和體制
5．3．2　時(shí)序信號產(chǎn)生器
5．3．3　控制方式
5．4　微程序控制器
5．4．1　微程序控制原理
5．4．2　微程序設(shè)計(jì)技術(shù)
5．5　硬連線控制器
5．6　傳統(tǒng)CPU
5．6．1　Intel8088CPU
5．6．2　IBM370系列CPU
5．7　流水CPU
5．7．1　流水CPU的結(jié)構(gòu)
5．7．2　流水線中的主要問題
5．7．3　奔騰CPU
5．8　RISCCPU
5．8．1　RISCCPU的特點(diǎn)
5．8．2　RISCCPU實(shí)例
5．9　多媒體CPU
5．9．1　多媒體技術(shù)的主要問題
5．9．2　MMX技術(shù)
本章小結(jié)
習(xí)題

第6章　總線系統(tǒng)
6．1　總線的概念和結(jié)構(gòu)形態(tài)
6．1．1　總線的基本概念
6．1．2　總線的連接方式
6．1．3　總線的內(nèi)部結(jié)構(gòu)
6．2　總線接口
6．2．1　信息傳送方式
6．2．2　總線接口的基本概念
6．3　總線的仲裁
6．3．1　集中式仲裁
6．3．2　分布式仲裁
6．4　總線的定時(shí)和數(shù)據(jù)傳送模式
6．4．1　總線的定時(shí)
6．4．2　總線數(shù)據(jù)傳送模式
6．5　HOST總線和PCI總線
6．5．1　多總線結(jié)構(gòu)
6．5．2　PCI總線信號
6．5．3　總線周期類型
6．5．4　總線周期操作
6．5．5　總線仲裁
6．6　InfiniBand標(biāo)準(zhǔn)
6．6．1　InfiniBand的體系結(jié)構(gòu)
6．6．2　InfiniBand的通信協(xié)議
本章小結(jié)
習(xí)題

第7章　外圍設(shè)備
7．1　外圍設(shè)備概述
7．1．1　外圍設(shè)備的一般功能
7．1．2　外圍設(shè)備的分類
7．2　磁盤存儲沒備
7．2．1　磁記錄原理
7．2．2　磁盤的組成和分類
7．2．3　磁盤驅(qū)動器和控制器
7．2．4　磁盤上信息的分布
7．2．5　磁盤存儲器的技術(shù)指標(biāo)
7．3　磁盤存儲設(shè)備的技術(shù)發(fā)展
7．3．1　磁盤cache
7．3．2　磁盤陣列RAID
7．3．3　可移動存儲設(shè)備
7．4　磁帶存儲設(shè)備
7．5　光盤和磁光盤存儲設(shè)備
7．5．1　光盤存儲設(shè)備
7．5．2　磁光盤存儲設(shè)備
7．6　顯示設(shè)備
7．6．1　顯示設(shè)備的分類與有關(guān)概念
7．6．2　字符罔形顯示器
7．6．3　圖像顯示設(shè)備
7．6．4　VESA顯示標(biāo)準(zhǔn)
7．7　輸入設(shè)備和打印設(shè)備
7．7．1　輸入設(shè)備
7．7．2　打印設(shè)備
本章小結(jié)
習(xí)題

第8章　輸入輸出系統(tǒng)
8．1　外圍設(shè)備的速度分級與信息交換方式
8．1．1　外圍設(shè)備的速度分級
8．1．2　信息交換方式
8．2　程序查詢方式
8．3　程序中斷方式
8．3．1　中斷的基本概念
8．3．2　程序中斷方式的基本IO接口
8．3．3　單級中斷和多級中斷
8．3．4　中斷控制器
8．3.5　Pentium中斷機(jī)制
8．4　DMA方式
8．4．1　DMA的基本概念
8．4．2　DMA傳送方式
8．4．3　基本的DMA控制器
8．4．4　選擇型和多路型DMA控制器
8．5　通道方式
8．5．1　通道的功能
8．5．2　通道的類型
8．5．3　通道結(jié)構(gòu)的發(fā)展
8．6　通用IO標(biāo)準(zhǔn)接口
8．6．1　并行IO標(biāo)準(zhǔn)接口SCSl
8．6．2　串行IO標(biāo)準(zhǔn)接口IEEE1394
本章小結(jié)
習(xí)題

第9章　操作系統(tǒng)支持
9．1　操作系統(tǒng)概述
9．1．1　操作系統(tǒng)的概念
9．1．2　操作系統(tǒng)的功能
9．1．3　操作系統(tǒng)的特性及其需要解決的問題
9．1．4　操作系統(tǒng)的硬件環(huán)境
9．2　調(diào)度
9．2．1　進(jìn)程
9．2．2　調(diào)度的層次
9．2．3　處理機(jī)調(diào)度的實(shí)現(xiàn)
9．3　存儲管理
9．3．1　分區(qū)式存儲管理
9．3．2　交換技術(shù)和分布技術(shù)
9．4　虛擬存儲器
9．4．1　虛擬存儲器的基本概念
9．4．2　頁式虛擬存儲器
9．4．3　段式虛擬存儲器和段頁式虛擬存儲器|
9．4．4　虛存的替換算法
9．5　存儲保護(hù)
9．5．1　存儲區(qū)域保護(hù)
9．5．2　訪問方式保護(hù)
9．6　奔騰系列機(jī)的虛存組織
9．6．1　存儲器模型
9．6．2　虛地址模式
9．6．3　分頁模式下的地址轉(zhuǎn)換
本章小結(jié)
習(xí)題

第10章　安騰高性能處理機(jī)體系結(jié)構(gòu)
10．1　高性能處理機(jī)體系結(jié)構(gòu)的演變
10．1．1　IA體系結(jié)構(gòu)的歷史演變
10．1．2　英特爾64位處理機(jī)的兩種體系結(jié)構(gòu)
10．2　安騰體系結(jié)構(gòu)的基本設(shè)計(jì)思想
10．3　安騰指令系統(tǒng)結(jié)構(gòu)
10．3．1　執(zhí)行單元與指令類型
10．3．2　安騰寄存器結(jié)構(gòu)
10．3．3　安騰指令格式
10．3．4　安騰匯編語言格式
10．4　指令級并行機(jī)制
10．4.1　推斷執(zhí)行技術(shù)
10．4．2　推測技術(shù)
10．5　雙核安騰處理機(jī)的組成
10．5．1　雙核安騰處理機(jī)的基本特性
10．5．2　雙核安騰處理機(jī)的組織結(jié)構(gòu)
本章小結(jié)
習(xí)題

第ll章　并行體系結(jié)構(gòu)
11．1　體系結(jié)構(gòu)中的并行性
11．1．1　并行性的概念
11．1．2　提高并行性的技術(shù)途徑
11．1．3　單處理機(jī)系統(tǒng)中并行性的發(fā)展

第12章　教學(xué)實(shí)驗(yàn)設(shè)計(jì)
第13章　課程綜合設(shè)計(jì)
附錄A　配套光盤與教學(xué)設(shè)備
參考文獻(xiàn)