深亞微米FPGA結(jié)構(gòu)與CAD設(shè)計(jì)

第1章 引言
　1.1 FPGA概述
　1.2 FPGA結(jié)構(gòu)問題
1.3 研究方法和CAD工具
1.4 本書結(jié)構(gòu)
1.5 致謝
第2章 背景知識(shí)與之前的研究工作
2.1 FPGA結(jié)構(gòu)
2.1.1 FPGA可編程技術(shù)
2.1.2 FPGA邏輯單元塊結(jié)構(gòu)
2.1.3 FPGA布線結(jié)構(gòu)
2.2 FPGA CAD工具
2.2.1 綜合和邏輯單元塊打包
2.2.2 布局
2.2.3 布線
2.2.4 延時(shí)模型
2.2.5 時(shí)序分析
2.3 小結(jié)
第3章 CAD工具：打包和布局
3.1 邏輯單元塊打包
3.1.1 基于簇的邏輯單元塊
3.1.2 基本邏輯單元塊打包算法：VPack
3.1.3 時(shí)序驅(qū)動(dòng)邏輯單元塊打包算法：T-VPack
3.1.4 T-VPack和VPack的比較
3.2 布局：VPR
3.2.1 V：PR布局工具概述
3.2.2 新型自適應(yīng)退火方案
3.2.3 新型成本函數(shù)：線性擁擠
　　3.2.4 線網(wǎng)邊界框的增量式更新方法
3.3 小結(jié)
第4章 布線工具和布線結(jié)構(gòu)生成
4.1 CAD流程中VPR的地位
4.2 參數(shù)化結(jié)構(gòu)及其生成
4.2.1 參數(shù)化結(jié)構(gòu)
4.2.2 布線資源圖
4.2.3 參數(shù)化結(jié)構(gòu)的自動(dòng)生成
4.3 布通率驅(qū)動(dòng)布線器
4.3.1 成本函數(shù)和布線策略
4.3.2 速度的改進(jìn)
4.4 時(shí)序驅(qū)動(dòng)布線器
4.4.1 Elmore延時(shí)模型的優(yōu)點(diǎn)
4.4.2 Elmore延時(shí)的直接優(yōu)化
4.4.3 線網(wǎng)布線算法復(fù)雜度
4.4.4 動(dòng)態(tài)基本成本函數(shù)
4.4.5 布線策略
4.5 延時(shí)提取和時(shí)序分析
4.6 布線器和布局算法的驗(yàn)證
4.6.1 布通率驅(qū)動(dòng)布線器和布局算法
4.6.2 時(shí)序驅(qū)動(dòng)布線器
4.7 小結(jié)
第5章 全局布線結(jié)構(gòu)
5.1 研究出發(fā)點(diǎn)
5.2 實(shí)驗(yàn)方法
5.2.1 CAD流程
5.2.2 面積利用率的衡量指標(biāo)
5.2.3 FPGA結(jié)構(gòu)的重要細(xì)節(jié)
5.3 實(shí)驗(yàn)結(jié)果：偏向型布線結(jié)構(gòu)
5.3.1 邏輯單元塊方形陣列的結(jié)果
5.3.2 邏輯單元塊矩形陣列的結(jié)果
　　……
第6章 基于簇結(jié)構(gòu)的邏輯塊
第7章 詳細(xì)互連結(jié)構(gòu)
第8章 結(jié)論和后續(xù)工作
附錄A VPR中的視圖
附錄B EPGA電路和工藝建模
附錄C 互連晶體管和金屬線的尺寸
參考文獻(xiàn)
關(guān)鍵詞索引
專業(yè)名詞中英文對(duì)照