VHDL電路設(shè)計(jì)實(shí)用教程

前言
第1章 緒論
1.1 EDA技術(shù)及其發(fā)展歷程
1.2 EDA技術(shù)的主要內(nèi)容
1.2.1可編程邏輯器件
1.2.2 EDA工具軟件
1.2.3 EDA設(shè)計(jì)語(yǔ)言
1.3 硬件描述語(yǔ)言ⅦDL
1.3.1 VHDL的特點(diǎn)
1.3.2 基于VHDL的現(xiàn)代硬件電路設(shè)計(jì)方法
1.3.3 VHDL的設(shè)計(jì)流程
1.4 小結(jié)
1.5習(xí)題
第2章 Quartus Ⅱ6.O使用指南
2.1 Quartus Ⅱ簡(jiǎn)介
2.1.1 Quartus Ⅱ的特點(diǎn)
2.1.2 Quartus Ⅱ的安裝與啟動(dòng)
2.1.3 第一次運(yùn)行Quartus Ⅱ
2.1.4 Quartus Ⅱ的用戶(hù)界面
2.2 基于Quartus Ⅱ的設(shè)計(jì)流程
2.3 基于Quartus Ⅱ的原理圖設(shè)計(jì)方法
2.3.1 創(chuàng)建一個(gè)新Quartus Ⅱ工程
2.3.2 使用Quartus Ⅱ Block Diagram／Schematic File編輯器
2.3.3 編譯
2.3.4 定時(shí)分析
2.3.5 模擬仿真
2.3.6 引腳鎖定和編程下載
2.3.7 使用Quartus Ⅱ的LPM宏單元
2.4 基于Quartus Ⅱ的VHDL設(shè)計(jì)方法
2.4.1 編輯輸入并保存VHDL源文件
2.4.2 電路的編譯和模擬仿真
2.4.3 應(yīng)用KTL電路圖觀察器
2.4.4 引腳鎖定和編程下載
2.5 層次化設(shè)計(jì)
2.5.1 編輯、編譯并仿真VHDL源程序
2.5.2 編輯、編譯并仿真8位計(jì)數(shù)顯示譯碼電路的頂層文件
2.6 小結(jié)
2.7 習(xí)題
第3章 VHDL的基本結(jié)構(gòu)和語(yǔ)言要素
3.1 VHDL程序的基本結(jié)構(gòu)
3.1.1 庫(kù)
3.1.2 程序包
3.1.3 實(shí)體
3.1.4 結(jié)構(gòu)體
3.1.5 配置
3.1.6 基本邏輯器件設(shè)計(jì)舉例
3.2 VHDL的語(yǔ)言要素
3.2.1 VHDL的文字規(guī)則
3.2.2 VHDL的數(shù)據(jù)對(duì)象
3.2.3 VHDL的數(shù)據(jù)類(lèi)型
3.2.4 VHDL的操作符
3.3 小結(jié)
3.4 習(xí)題
第4章 VHDL的基本語(yǔ)句
4.1 順序描述語(yǔ)句
4.1.1 賦值語(yǔ)句
4.1.2 IF語(yǔ)句
4.1.3 CASE語(yǔ)句
4.1.4 LOOP語(yǔ)句
4.1.5 NEXT語(yǔ)句
4.1.6 EXIT語(yǔ)句
4.1.7 NULL語(yǔ)句
4.1.8 WAJT語(yǔ)句
4.1.9 ASSERT語(yǔ)句
4.1.10 子程序調(diào)用語(yǔ)句
4.1.11 子程序返回語(yǔ)句
4.2 并行描述語(yǔ)句
4.2.1 并行信號(hào)賦值語(yǔ)句
4.2.2 PROCESS語(yǔ)句
4.2.3 BLOCK語(yǔ)句
4.2.4 元件例化語(yǔ)句
4.2.5 生成語(yǔ)句
4.3 子程序
4.3.1 過(guò)程
4.3.2 函數(shù)
4.4 其他語(yǔ)句和說(shuō)明
4.4.1 屬性描述與定義語(yǔ)句
4.4.2 文本文件操作
4.5 VHDL的描述方式
4.5.1 行為描述
4.5.2 數(shù)據(jù)流描述
4.5.3 結(jié)構(gòu)描述
4.6 小結(jié)
4.7 習(xí)題
第5章 電路設(shè)計(jì)入門(mén)
5.1 組合邏輯電路的設(shè)計(jì)
5.1.1 與非門(mén)和非門(mén)
5.1.2 三態(tài)門(mén)
5.1.3 緩沖器
5.1.4 加法器
5.1.5 編碼器
5.1.6 譯碼器
5.1.7 數(shù)據(jù)選擇器
5.1.8 數(shù)據(jù)分配器
5.1.9 數(shù)值比較器
5.2 時(shí)序邏輯電路的設(shè)計(jì)
5.2.1 觸發(fā)器
5.2.2 寄存器和移位寄存器
5.2.3 存儲(chǔ)器
5.2.4 計(jì)數(shù)器
5.3 有限狀態(tài)機(jī)的設(shè)計(jì)
5.3.1 概述
5.3.2 狀態(tài)機(jī)的基本結(jié)構(gòu)和功能
5.3.3 有限狀態(tài)機(jī)的VHDL描述
5.3.4 狀態(tài)編碼
5.3.5 狀態(tài)機(jī)剩余狀態(tài)的處理
5.4 小結(jié)
5.5 習(xí)題
第6章 VHDL在數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用
6.1 LED數(shù)碼管動(dòng)態(tài)掃描顯示控制器
6.1.1 LED數(shù)碼管的顯示原理
6.1.2 LED數(shù)碼管靜態(tài)顯示控制器的設(shè)計(jì)
6.1.3 LED數(shù)碼管動(dòng)態(tài)掃描顯示控制器的設(shè)計(jì)
6.2 數(shù)字鐘
6.2.1 設(shè)計(jì)任務(wù)和要求
6.2.2 數(shù)字鐘電路的設(shè)計(jì)
6.3 交通信號(hào)燈控制器
6.3.1 設(shè)計(jì)任務(wù)和要求
6.3.2 交通信號(hào)燈控制器的設(shè)計(jì)
6.4 數(shù)字密碼鎖系統(tǒng)
6.4.1 設(shè)計(jì)任務(wù)和要求
6.4.2 數(shù)字密碼鎖系統(tǒng)電路的設(shè)計(jì)與實(shí)現(xiàn)
6.5 小結(jié)
6.6 習(xí)題
第7章 VHDL在通信系統(tǒng)設(shè)計(jì)中的應(yīng)用
7.1 數(shù)字基帶信號(hào)傳輸碼發(fā)生器的建模與設(shè)計(jì)
7.1.1 常見(jiàn)的幾種基帶碼
7.1.2 基帶碼發(fā)生器的VHDL程序及仿真
7.2 二進(jìn)制振幅鍵控調(diào)制與解調(diào)的設(shè)計(jì)
7.2.1 二進(jìn)制振幅鍵控調(diào)制的原理
7.2.2 二進(jìn)制振幅鍵控調(diào)制的VHDL程序及仿真
7.2.3 二進(jìn)制振幅鍵控解調(diào)的原理
7.2.4 二進(jìn)制振幅鍵控解調(diào)的VHDL程序及仿真
7.3 二進(jìn)制頻移鍵控調(diào)制與解調(diào)的設(shè)計(jì)
7.3.1 二進(jìn)制頻移鍵控調(diào)制的原理
7.3.2 二進(jìn)制頻移鍵控調(diào)制的VHDL程序及仿真
7.3.3 二進(jìn)制頻移鍵控解調(diào)的原理
7.3.4 二進(jìn)制頻移鍵控解調(diào)的VHDL程序及仿真
7.4 二進(jìn)制相位鍵控調(diào)制與解調(diào)的設(shè)計(jì)
7.4.1 二進(jìn)制相位鍵控調(diào)制的原理
7.4.2 二進(jìn)制相位鍵控調(diào)制的VHDL程序及仿真
7.4.3 二進(jìn)制相位鍵控解調(diào)的原理
7.4.4 二進(jìn)制相位鍵控解調(diào)的VHDL程序及仿真
7.5 數(shù)字相關(guān)器的建模與設(shè)計(jì)
7.5.1 數(shù)字相關(guān)器的原理
7.5.2 數(shù)字相關(guān)器的VHDL程序及仿真
7.6 CRC碼的建模與設(shè)計(jì)
7.6.1 CRC碼的校驗(yàn)原理
7.6.2 CRC碼的VHDL程序及仿真
7.7 直接數(shù)字頻率合成的建模與設(shè)計(jì)
7.7.1 DDS的工作原理
7.7.2 DDS的VHDL程序及仿真
……
第8章 VHDL在DSP中的應(yīng)用
參考文獻(xiàn)