FPGA/CPLD應(yīng)用設(shè)計(jì)200例（下冊(cè)）

第2篇 FPGA／CPLD產(chǎn)品設(shè)計(jì)、開發(fā)技巧與秘訣
2.1 如何根據(jù)項(xiàng)目選擇器件
2.2 可編程器件的選擇原則
2.3 確定初步方案的方法與技巧
2.4 基于可編程邏輯器件的數(shù)字系統(tǒng)的設(shè)計(jì)流程
2.5 掌握常用FPGA/CPLD
2.6 EDA技術(shù)的基本設(shè)計(jì)方法
2.7 數(shù)字系統(tǒng)設(shè)計(jì)中的低功耗設(shè)計(jì)方法
2.8 動(dòng)態(tài)可編程重構(gòu)技術(shù)
2.9 多級(jí)邏輯的設(shè)計(jì)技巧
2.10 Verilog HDL設(shè)計(jì)方法與技巧
2.11 FPGA設(shè)計(jì)的穩(wěn)定性探討
2.12 同步電路設(shè)計(jì)技巧
2.13 圖形設(shè)計(jì)法的實(shí)用技術(shù)
2.14 狀態(tài)機(jī)設(shè)計(jì)技巧
2.15 存儲(chǔ)器的VHDL實(shí)現(xiàn)方法與技巧
2.16 存儲(chǔ)器設(shè)計(jì)典型實(shí)例
2.17 只讀存儲(chǔ)器
2.18 比較器
2.19 多路選擇器
2.20 三態(tài)總線
2.21 m序列的產(chǎn)生和性質(zhì)
2.22 對(duì)具體某一信號(hào)的連續(xù)存儲(chǔ)
2.23 典型的時(shí)序邏輯電路分析與描述
2.24 用Verilog HDL的時(shí)序邏輯電路設(shè)計(jì)
2.25 時(shí)序邏輯電路的設(shè)計(jì)方法與技巧
2.26 FPGA／CPLD的設(shè)計(jì)和優(yōu)化
2.27 CPLD典型器件ispPAC20的擴(kuò)展應(yīng)用技巧
2.28 CPLD典型器件ispPAC的基本應(yīng)用技巧
2.29 Verilog HDL設(shè)計(jì)組合邏輯電路技巧
2.30 VHDL設(shè)計(jì)組合邏輯電路技巧
2.31 LED七段譯碼器的分析與設(shè)計(jì)
2.32 電路的仿真技巧
2.33 宏器件及其調(diào)用
2.34 ispPAC的增益調(diào)整方法
2.35 數(shù)字系統(tǒng)的描述方法
2.36 FPGA系統(tǒng)設(shè)計(jì)與調(diào)試技巧
2.37 典型的下載／配置方式
2.38 Xilinx器件的下載
2.39 ByteBlaster并口下載電纜
2.40 單個(gè)FLEX系列器件的PS配置（下載電纜連接與下載操作）
2.41 多個(gè)FLEX器件的PS配置（下載電路連接與下載操作）
2.42 單個(gè)MAX器件的JTAG方式編程（POF文件連接與編程）
2.43 單個(gè)FLEX器件的JTAG方式配置（SOF文件連接與編程）
2.44 多個(gè)MAX／FLEX器件的JTAG方式編程／配置（連接與編程）
2.45 主動(dòng)串行與被動(dòng)串行配置模式
2.46 門禁系統(tǒng)設(shè)計(jì)技巧
2.47 兩種實(shí)際應(yīng)用的計(jì)數(shù)器電路設(shè)計(jì)
2.48 常用觸發(fā)器及其應(yīng)用設(shè)計(jì)技巧
2.49 加法器設(shè)計(jì)
2.50 ispPAC的接口電路設(shè)計(jì)
2.51 編程接口和編程——ISP方式和JTAG方式
2.52 利用Verilog HDL設(shè)計(jì)狀態(tài)機(jī)的技巧
2.53 系統(tǒng)級(jí)層次式設(shè)計(jì)
2.54 邊界掃描測(cè)試技術(shù)
2.55 在系統(tǒng)下載電纜與評(píng)估板
2.56 用CPLD和單片機(jī)設(shè)計(jì)電子系統(tǒng)
2.57 怎樣優(yōu)化程序
2.58 怎樣才能避免潛在的危險(xiǎn)
2.59 毛刺的產(chǎn)生及其消除技巧
2.60 計(jì)數(shù)器設(shè)計(jì)與FPGA資源
2.61 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)及其消除技巧
2.62 選擇器設(shè)計(jì)和FPGA資源
2.63 基于FPGA／CPLD應(yīng)用設(shè)計(jì)的23點(diǎn)經(jīng)驗(yàn)總結(jié)
第3篇 FPGA／CPLD常用工具及軟件特性
3.1 常用的FPGA開發(fā)工具
3.2 常用EDA設(shè)計(jì)工具
3.3 FPGA／CPLD數(shù)字邏輯實(shí)驗(yàn)平臺(tái)
3.4 軟件資源
3.5 典型常用的Verilog HDL語(yǔ)言（應(yīng)用設(shè)計(jì)舉例）
3.6 Verilog HDL的一般結(jié)構(gòu)
3.7 19種常用電路的Verilog HDL描述
3.8 典型常用的VHDL語(yǔ)言（應(yīng)用設(shè)計(jì)舉例）
3.9 10種常用電路的VHDL描述
第4篇 FPGA／CPLD常用芯片結(jié)構(gòu)及特點(diǎn)
4.1 FPGA和CPLD的結(jié)構(gòu)性能對(duì)照
4.2 FPGA／CPLD的基本結(jié)構(gòu)和原理
4.3 Xilinx系列CPLD
4.4 Altera系列CPLD
4.5 現(xiàn)場(chǎng)可編程系統(tǒng)芯片F(xiàn)PSC
4.6 無(wú)限可重構(gòu)可編程門陣列ispXPGA
4.7 ispXPLD器件
4.8 在系統(tǒng)可編程通用數(shù)字開關(guān)ispGDS和互連器件ispGDX／V
4.9 在系統(tǒng)可編程模擬器件的原理
4.10 各種在系統(tǒng)可編程模擬器件的結(jié)構(gòu)
4.11 ispLSI系列器件的性能參數(shù)
4.12 ispLSI系列器件的主要技術(shù)特性
4.13 ispLSI系列器件的編程方法
4.14 成熟器件與新型器件
4.15 FPGA/CPLD器件的編程
附錄1 現(xiàn)場(chǎng)可編程邏輯器件主流產(chǎn)品一覽
附錄2 各種器件的下載電路（在系統(tǒng)可編程ispJTAGTM芯片設(shè)計(jì)指導(dǎo)）
附錄3 Lattice系統(tǒng)宏（器件庫(kù)）
附錄4 國(guó)內(nèi)外常用二進(jìn)制邏輯元件圖形符號(hào)對(duì)照表
附錄5 世界著名的FPGA廠商及商標(biāo)符號(hào)
附錄6 實(shí)驗(yàn)開發(fā)板電路原理圖
附錄7 常用FPGA的端口資源
附錄8 兩種CPLD實(shí)驗(yàn)儀器面板圖及電路圖
附錄9 CPLD主要器件引腳圖
附錄10 縮略語(yǔ)詞匯表
參考文獻(xiàn)