基于Vreilog HDL的通信系統(tǒng)設(shè)計(jì)

定　價(jià)：￥32.00

作　者：	陳曦等編著
出版社：	水利水電出版社
叢編項(xiàng)：	21世紀(jì)高等院校精品規(guī)劃教材
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787508462882	出版時(shí)間：	2009-04-01	包裝：	平裝
開本：	16開	頁(yè)數(shù)：	314	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　隨著電子技術(shù)的發(fā)展，當(dāng)前的數(shù)字通信系統(tǒng)正朝著速度快、帶寬大、體積小、集成度高的方向迅猛發(fā)展。推動(dòng)該浪潮迅猛發(fā)展的引擎就是日趨進(jìn)步和完善的FPGA設(shè)計(jì)技術(shù)。FPGA以其功能強(qiáng)大、開發(fā)周期短、投資少、可重復(fù)修改、開發(fā)工具智能以及軟件可升級(jí)等特點(diǎn)成為通信系統(tǒng)領(lǐng)域硬件設(shè)計(jì)的先導(dǎo)。本書綜臺(tái)幾位作者多年的研究和實(shí)踐經(jīng)驗(yàn)，從Verilog HDL的基本語(yǔ)法知識(shí)開始，簡(jiǎn)要介紹M0delsim和Quartus軟件的使用方法，再對(duì)數(shù)字信號(hào)處理關(guān)鍵技術(shù)的原理和實(shí)踐、無(wú)線通信關(guān)鍵技術(shù)的原理和實(shí)踐、有線通信關(guān)鍵技術(shù)的原理和實(shí)踐進(jìn)行全面的分析和介紹；最后給出FPGA的常用設(shè)計(jì)指導(dǎo)原則代碼編寫規(guī)范和實(shí)驗(yàn)指導(dǎo)。這種結(jié)構(gòu)的安排旨在提高讀者的工程實(shí)踐能力，使讀者在設(shè)計(jì)開發(fā)、應(yīng)用過(guò)程中起到事半功倍的效果。本書體系完整，內(nèi)容編寫思路大致按照基礎(chǔ)知識(shí)、應(yīng)用實(shí)例、設(shè)計(jì)指導(dǎo)、代碼規(guī)范和實(shí)驗(yàn)來(lái)完成。本書適合作為高等院校通信、計(jì)算機(jī)專業(yè)本科生和研究生的教學(xué)用書，也可供有關(guān)技術(shù)培訓(xùn)及工程技術(shù)人員自學(xué)參考用。

作者簡(jiǎn)介

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圖書目錄

前言
第一部分　基礎(chǔ)篇
　第1章　Verilog的基本知識(shí)
1.1　Verilog HDL的歷史
1.2　Verilog HDL和VHDL的異同
1.3　EDA技術(shù)及其應(yīng)用
　 1.3.1 EDA技術(shù)的發(fā)展
　 1.3.2　現(xiàn)代EDA技術(shù)的特點(diǎn)及應(yīng)用
　 1.3.3　EDA技術(shù)的范疇和應(yīng)用
　 1.3.4　EDA技術(shù)的發(fā)展
1.4　IP復(fù)用技術(shù)及SOC概況
　 1.4.1 IP核
　 1.4.2　系統(tǒng)芯片
1.5　本章小結(jié)
　第2章　常用Verilog語(yǔ)法
2.1 模塊
2.2　標(biāo)識(shí)符、關(guān)鍵字和注釋
　 2.2.1 標(biāo)識(shí)符
　 2.2.2　關(guān)鍵詞
　2.3　數(shù)字值集合
　2.3.1　值的集合
　 2.3.2　常量
　 2.3.3　變量
　 2.4　運(yùn)算符和表達(dá)式
　 2.4.1　邏輯運(yùn)算符
　 2.4.2　關(guān)系運(yùn)算符
　 2.4.3　算術(shù)運(yùn)算符
　 2.4.4　條件運(yùn)算符
　 2.4.5　等式運(yùn)算符
　 2.4.6　移位運(yùn)算符
　 2.4.7　位拼接運(yùn)算符
　 2.4.8　位運(yùn)算符
　 2.4.9　縮減運(yùn)算符
　 2.4.10　優(yōu)先級(jí)別
　 2.5　行為語(yǔ)句
　 2.5.1 過(guò)程語(yǔ)句
　 2.5.2　條件語(yǔ)句
　 2.5.3　循環(huán)語(yǔ)句
　 2.5.4　阻塞賦值和非阻塞賦值
2.6　task和function說(shuō)明語(yǔ)句
　 2.6.1　任務(wù)(task)
　 2.6.2 函數(shù)(function)
　 2.6.3　任務(wù)和函數(shù)的異同
2.7　編譯預(yù)處理
　 2.7.1 宏替換'define
　 2.7.2　文件包含'include
　 2.7.3 時(shí)間尺度'timescale
　 2.7.4　條件編譯'ifdef、'else、'endif
2.8　本章小結(jié)
　第3章　功能仿真和下載配置
3.1　ModelSim仿真工具
　3.1.1 ModelSim簡(jiǎn)介
　 3.1.2 ModelSim基本仿真流程
　 3.1.3 ModelSim仿真實(shí)例
　 3.1.4 常用的ModelSim仿真命令介紹
　 3.1.5 dataflow的應(yīng)用
　 3.1.6 ModelSim代碼覆蓋率查看
3.2 Quartus Ⅱ的使用方法
　 3.2.1 Quaruts Ⅱ設(shè)計(jì)實(shí)例
　 3.2.2　應(yīng)用RTL電路圖觀察器
　 3.2.3　Altera的IP Core的使用
3.3　下載配置設(shè)計(jì)
　 3.3.1　配置方式介紹
　 3.3.2　配置過(guò)程
　 3.3.3　配置接口電路
　 3.3.4　Altera公司下載電纜介紹
　 3.3.5　配置芯片介紹
3.4　本章小結(jié)
第二部分　實(shí)踐篇
　第4章　簡(jiǎn)單邏輯電路實(shí)現(xiàn)
4.1　簡(jiǎn)單組合邏輯電路的Verilog.HDL實(shí)現(xiàn)
　4.1.1　基本門電路
　4.1.2　譯碼器
　　　4.1.3　數(shù)據(jù)選擇器
　　……
　第5章　數(shù)字濾波器設(shè)計(jì)
　第6章　數(shù)字調(diào)制與解調(diào)系統(tǒng)設(shè)計(jì)
　第7章　RS編譯碼系統(tǒng)設(shè)計(jì)
　第8章　直接擴(kuò)頻通信系統(tǒng)設(shè)計(jì)
　第9章　網(wǎng)絡(luò)管理中UART系統(tǒng)設(shè)計(jì)
　第10章　以太網(wǎng)物理層關(guān)鍵技術(shù)的Verilog HDL實(shí)現(xiàn)
第三部分　技巧和實(shí)驗(yàn)篇
　第11章　FPGA設(shè)計(jì)指導(dǎo)原則和代碼規(guī)范
　第12章　實(shí)驗(yàn)設(shè)計(jì)指導(dǎo)
參考文獻(xiàn)及參考資料