FPGA/CPLD技術(shù)實用教程

定　價：￥25.00

作　者：	鄒益民主編
出版社：	中國石化出版社
叢編項：	高職高專系列教材
標　簽：	AutoCAD及計算機輔助設(shè)計

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ISBN：	9787511401151	出版時間：	2010-01-01	包裝：	平裝
開本：	16開	頁數(shù)：	164	字數(shù)：

內(nèi)容簡介

　　《FPGA/CPLD技術(shù)實用教程》從實際應(yīng)用角度出發(fā)，以Ahera公司的FPGA／CPLD芯片及相關(guān)EDA軟件為載體，由淺入深地介紹了基于FPGA／CPLD器件的應(yīng)用系統(tǒng)軟硬件沒計相關(guān)知識與工程技巧；QuartusII開發(fā)工具軟件的使用方法與開發(fā)技術(shù)；VHDL語言的語法結(jié)構(gòu)和編程技巧以及常用組合與時序邏輯電路的設(shè)計方法?！禙PGA/CPLD技術(shù)實用教程》同時以康芯GW48EDA實驗開發(fā)系統(tǒng)為例，簡單介紹了應(yīng)用開發(fā)的步驟與技巧?！禙PGA/CPLD技術(shù)實用教程》結(jié)構(gòu)清晰、內(nèi)容全面并且重點突出，基礎(chǔ)知識與大量實例相結(jié)合，突出實用性和可操作性，略去了部分抽象冷僻的內(nèi)容，重點放在基本概念和常用方法的講解上?！禙PGA/CPLD技術(shù)實用教程》可作為高職院校電子信息、機電、通信、自動化、計算機等專業(yè)的教材或教學(xué)參考書使用，也可作為從事各類電子系統(tǒng)設(shè)計的廣大工程技術(shù)人員的培訓(xùn)教材或?qū)嵱霉ぞ邥?/div>

作者簡介

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圖書目錄

第1章可編程邏輯器件簡介
1.1 可編程邏輯設(shè)計技術(shù)簡介
1.1.1 可編程邏輯器件發(fā)展簡史
1.1.2 可編程邏輯器件特點
1.1.3 可編程邏輯器件分類
1.1.4 主要可編程邏輯器件生產(chǎn)廠商及典型器件
1.2 FPGA／CPLD的基本結(jié)構(gòu)
1.2.1 CPLD的基本結(jié)構(gòu)
1.2.2 FPGA的基本結(jié)構(gòu)
1.2.3 CPLD和FPGA的比較及選用
1.3 FPGA／CPLD的設(shè)計流程
1.4 FPGA／CPLD的開發(fā)工具－EDA軟件
1.4.1 設(shè)計輸入工具
1.4.2 綜合工具
1.4.3 仿真工具
1.4.4 實現(xiàn)與優(yōu)化工具
1.4.5 后端輔助工具
1.4.6 驗證調(diào)試工具
1.4.7 系統(tǒng)級設(shè)計環(huán)境
1.5 下一代可編程邏輯設(shè)計技術(shù)展望
1.5.1 下一代可編程邏輯器件硬件發(fā)展趨勢
1.5.2 下一代EDA軟件設(shè)計方法發(fā)展趨勢
1.6 Ahera典型FPGA／CPLD的結(jié)構(gòu)
1.6.1 Altera高密度FPGA
1.6.2 Altera低成本FPGA
1.6.3 Altera的CPLD器件
1.7 本章小結(jié)
1.8 習(xí)題
第2章 VHDL硬件描述語言
2.1 VHDL概述
2.1.1 VHDL語言的特點
2.1.2 VHDL程序的一般結(jié)構(gòu)
2.2 VHDL語言的程序結(jié)構(gòu)
2.2.1 實體(ENTTY)
2.2.2 結(jié)構(gòu)體(ARCHITECTURE)
2.2.3 庫(LIBRARY)
2.2.4 程序包(PACKAGE)
2.2.5 配置(CONFIGURATION)
2.3 VHDL語言的數(shù)據(jù)類型
2.3.1 VHDL的文字規(guī)則
2.3.2 VHDL的數(shù)據(jù)對象(Data0bject)
2.3.3 VHDL的數(shù)據(jù)類型(Data Type)
2.3.4 VHDL的類型轉(zhuǎn)換
2.4 VHDL的操作符(Operator)
2.4.1 操作符的種類
2.4.2 操作符的優(yōu)先級
2.4.3 邏輯操作符(LogicalOperator。)
2.4.4 關(guān)系操作符(IlelationalOperatol)
2.4.5 算術(shù)操作符(AritIlmeticOperator)
2.5 VHDL的順序語句(SequentialStatement)
2.5.1 賦值語句
2.5.2 流程控制語句
2.5.3 等待語句(WAIT)
2.5.4 子程序調(diào)用語句
2.5.5 返回語句(RETURN)
2.5.6 空操作語句(NULL)
2.5.7 其他順序語句
2.6 VHDL的并行語句(ConcurTentStatement，)
2.6.1 塊語句(BlockStatement)
2.6.2 進程語句(ProcessStatement)
2.6.3 并行過程調(diào)用語句(ConcurrentProcedure(Jail)
2.6.4 并行信號賦值語句(ConcurrentSignalAssignment)
2.6.5 元件例化語句(ComponentInstanfiat：ion)
2.6.6 生成語句(CenerateStatement)
2.7 本章小結(jié)
2.8 習(xí)題
第3章 QuartusⅡ軟件及應(yīng)用
3.1 QuaitusⅡ軟件概述
3.1.1 QuailusⅡ軟件的功能簡介
3.1.2 QuariusⅡ軟件的用戶界面
3.2 基本設(shè)計流程
3.2.1 工程文件管理
3.2.2 創(chuàng)建QuartusⅡ的工程
3.2.3 設(shè)計輸入方式
3.2.4 基于圖形編輯輸入法的設(shè)計過程
3.2.5 基于文本編輯輸入法的設(shè)計過程
3.3 SignalProbe及SignalTapⅡ邏輯分析器
3.3.1 SignalProbe
3.3.2 SignalTapⅡ邏輯分析器
3.4 本章小結(jié)
3.5 習(xí)題
第4章組合邏輯電路設(shè)計
4.1 基本門電路的設(shè)計
4.1.1 設(shè)計要求
4.1.2 VHDL語言輸入
4.1.3 軟件仿真
4.2 數(shù)據(jù)選擇器的設(shè)計
4.2.1 設(shè)計要求
4.2.2 VHDL語言輸入
4.2.3 軟件仿真
4.3 1對2數(shù)據(jù)分配器的設(shè)計
4.3.1 設(shè)計要求
4.3.2 VHDL語言輸入
4.3.3 軟件仿真
4.4 4位BCD譯碼器的設(shè)計
4.4.1 實驗原理
4.4.2 VHDL語言輸入
4.4.3 軟件仿真
4.5 三態(tài)門的設(shè)計
4.5.1 設(shè)計要求
4.5.2 VHDL語言輸入
4.5.3 軟件仿真
4.6 半加器的設(shè)計
4.6.1 設(shè)計要求
4.6.2 VHDL語言輸入
4.6.3 軟件仿真
4.7 全加器的設(shè)計
4.7.1 設(shè)計要求
4.7.2 VHDL語言輸入
4.7.3 軟件仿真
4.8 6位加法器的設(shè)計
4.8.1 設(shè)計要求
4.8.2 VHDL語言輸入
4.8.3 軟件仿真
4.9 4位加減法器的設(shè)計
4.9.1 設(shè)計要求
4.9.2 VHDL語言輸入
4.9.3 軟件仿真
4.10 3位乘法器的設(shè)計
4.10.1 設(shè)計要求
4.10.2 VHDL語言輸入
4.10.3 軟件仿真
4.11 本章小結(jié)
4.12 習(xí)題
第5章時序邏輯電路設(shè)計
5.1 VHDL程序中時鐘信號變化的檢測處理
5.1.1 使用進程的敏感信號表檢測時鐘變化
5.1.2 使用WAIT語句檢測時鐘變化
5.2 D觸發(fā)器的設(shè)計
5.2.1 設(shè)計要求
5.2.2 VHDL語言輸入
5.2.3 軟件仿真
5.3 JK觸發(fā)器的設(shè)計
5.3.1 設(shè)計要求
5.3.2 VHDL語言輸入
5.3.3 軟件仿真
5.4 帶異步復(fù)位／置位端的同步使能T觸發(fā)器的設(shè)計
5.4.1 設(shè)計要求
5.4.2 VHDL語言輸入
5.4.3 軟件仿真
5.5 簡單計數(shù)器的設(shè)計
5.5.1 設(shè)計要求
5.5.2 VHDL語言輸入
5.5.3 軟件仿真
5.5.4 功能拓展：同步清零的計數(shù)器
5.6 同步清零的可逆計數(shù)器
5.6.1 設(shè)計要求
5.6.2 VHDL語言輸入
5.6.3 軟件仿真
5.7 同步預(yù)置數(shù)的計數(shù)器
5.7.1 設(shè)計要求
5.7.2 VHDL設(shè)計輸入
5.7.3 軟件仿真
5.7.4 功能拓展
5.8 帶進制的計數(shù)器
5.8.1 設(shè)計要求
5.8.2 VHDL設(shè)計輸入
5.8.3 軟件仿真
……
第6章 GW48 EDA實驗系統(tǒng)使用方法簡介