嵌入式硬件

第1章 嵌入式硬件基礎/1
1.1 硬件學習第一講：閱讀電路原理圖/1
1.2 嵌入式電路板和馮?諾依曼模型/3
1.3 硬件功率估計/7
1.3.1 模擬信號和數(shù)字信號簡談/7
1.4 基礎電路/8
1.4.1 DC電路/8
1.4.2 AC電路/14
1.4.3 有源器件/19
1.5 連接到一起：一個電源系統(tǒng)/21
1.5.1 示波器/23
1.5.2 控制/23
1.5.3 探頭/26
第2章 邏輯電路/29
2.1 譯碼/29
2.1.1 BCD碼/32
2.2 組合邏輯/32
2.2.1 非門（NOT）/32
2.2.2 與門（AND）和與非門（NAND）/33
2.2.3 或門（OR）和或非門（NOR）/33
2.2.4 異或門（XOR）/34
2.2.5 電路/35
2.2.6 三態(tài)器件/37
2.3 時序電路/37
2.3.1 邏輯部分總結/40
2.4 封裝在一起：集成電路/40
第3章 嵌入式處理器/44
3.1 概述/44
3.2 ISA架構模型/45
3.2.1 操作/45
3.2.2 操作數(shù)/47
3.2.3 存儲/48
3.2.4 尋址模式/50
3.2.5 中斷與異常處理/50
3.2.6 應用描述ISA模型/50
3.2.7 通用ISA模型/51
3.2.8 指令并行ISA模型/53
3.3 處理器內部設計/55
3.3.1 中央處理單元（CPU）/58
3.3.2 片上存儲器/69
3.3.3 處理器的輸入/輸出（I/O）/78
3.3.4 處理器總線/89
3.4 處理器性能/90
3.4.1 基準程序/91
第4章 嵌入式系統(tǒng)板總線和I/O/94
4.1 系統(tǒng)板I/O/94
4.2 數(shù)據(jù)管理：串行I/O與并行I/O/96
4.2.1 串行I/O實例1：網(wǎng)絡與通信——RS-232/99
4.2.2 實例：Motorola/FreescaleMPC823FADS板RS-232系統(tǒng)模型/100
4.2.3 串行I/O實例2：網(wǎng)絡和通信——IEEE802.1 1無線局域網(wǎng)/101
4.2.4 并行I/O/104
4.2.5 并行I/O實例3：“并行”輸出和圖形I/O/105
4.2.6 并行和串行I/O實例4：網(wǎng)絡和通信——以太網(wǎng)/107
4.2.7 實例1：Motorola/FreescaleMPC823FADS板以太網(wǎng)系統(tǒng)模型/108
4.2.8 實例2：NetSiliconARM7（6127001）開發(fā)板以太網(wǎng)系統(tǒng)模型/110
4.2.9 實例3：AdastraNeptunex86板上以太網(wǎng)系統(tǒng)模型/110
4.3 與I/O部件接口/111
4.3.1 嵌入式系統(tǒng)板與I/O設備的接口/111
4.3.2 主CPU與I/O控制器接口/113
4.4 I/O和性能/113
4.5 系統(tǒng)板總線/114
4.6 總線仲裁與時序/116
4.6.1 不可擴展總線：I2C總線實例/119
4.6.2 PCI（外設部件互連）總線實例：可擴展總線/121
4.7 將其他系統(tǒng)板部件集成到總線/124
4.8 總線性能/125
第5章 存儲系統(tǒng)/127
5.1 概述/127
5.2 存儲器空間/127
5.2.1 L1InstructionMemory（L1指令存儲）/129
5.2.2 使用L1指令存儲器存放數(shù)據(jù)/129
5.2.3 L1數(shù)據(jù)存儲器/129
5.3 cache概述/130
5.3.1 什么是cache/130
5.3.2 直接映射cache/132
5.3.3 全相連cache/132
5.3.4 N路組相連cache/132
5.3.5 更多的cache細節(jié)/133
5.3.6 直寫和回寫數(shù)據(jù)cache/134
5.4 外部存儲器/135
5.4.1 同步存儲器/136
5.4.2 異步存儲器/142
5.4.3 非易失性存儲器/144
5.5 Direct Memory Access直接存儲器訪問/149
5.5.1 DMA控制器概述/149
5.5.2 更多關于DMA控制器/150
5.5.3 DMA控制器編程/151
5.5.4 DMA分類/157
5.5.5 基于寄存器的DMA/158
5.5.6 基于描述符的DMA/159
5.5.7 高級DMA特性/162
第6章 嵌入式系統(tǒng)時序分析/164
6.1 概述/164
6.2 時序圖符號慣例/164
6.2.1 上升和下降時間/165
6.2.2 傳輸延遲/165
6.2.3 建立和保持時間/166
6.2.4 三態(tài)總線接口/166
6.2.5 脈沖寬度和時鐘頻率/167
6.3 扇出數(shù)量和負載分析：DC和AC/168
6.3.1 計算導線電容/169
6.3.2 CMOS驅動LSTTL時的扇出數(shù)量/170
6.3.3 傳輸線效應/172
6.3.4 接地彈跳/173
6.4 邏輯家族IC特性及接口/174
TTL兼容信號與5VCMOS的接口/177
6.5 設計實例：噪聲容限分析數(shù)據(jù)表/179
6.6 最差條件時序分析實例/185
第7章 選擇微控制器和其他設計決策/188
7.1 概述/188
7.2 選擇正確的內核/190
7.3 使用FPGA建立定制的外設/193
7.4 使用誰的開發(fā)硬件——先有雞還是先有蛋/194
7.5 推薦的實驗室設備/196
7.6 開發(fā)工具鏈/197
7.7 免費嵌入式操作系統(tǒng)/199
7.8 你與GNU：如何使用“免費”軟件來影響你的產(chǎn)品/202
第8章 微控制器網(wǎng)絡的本質：RS-232/206
8.1 概述/206
8.2 關于RS-232的一段歷史/207
8.3 RS-232標準操作過程/209
8.4 關于RS-232電壓轉換的思考/212
8.5 RS-232在微控制器上的實現(xiàn)/213
8.5.1 RS-232硬件基礎/213
8.5.2 建立一個簡易的微控制器RS-232收發(fā)器/215
8.6 用BASIC語言編寫RS-232微控制器程序/230
8.7 RS-232通信硬件的建立/234
8.7.1 幾個BASICRS-232指令/235
8.8 I2C：其他串口協(xié)議/237
8.8.1 為什么使用I2C/238
8.8.2 I2C總線/238
8.8.3 I2CACKS和NAKS/241
8.8.4 更多有關仲裁和時鐘同步的技術/241
8.8.5 I2C尋址/243
8.8.6 I2C固件/244
8.8.7 AVR主機I2C代碼/244
8.8.8 AVRI2C主-接收器代碼/249
8.8.9 PICI2C從－發(fā)送器模式代碼/250
8.8.10 AVR與PIC之間的I2C通信/255
8.9 通信選擇/267
8.9.1 串行外圍設備接口/267
8.9.2 控制器局域網(wǎng)/268
8.9.3 報文過濾/272
第9章 傳感器和驅動器接口/274
9.1 概述/274
9.2 數(shù)字接口/274
9.2.1 混合3.3 V和5V設備/274
9.2.2 數(shù)字輸入保護/276
9.2.3 數(shù)字輸入的擴展/280
9.2.4 擴展數(shù)字輸出/283
9.3 高電流輸出/285
9.3.1 基于BJT的驅動器/285
9.3.2 金屬氧化物半導體場效應晶體管/288
9.3.3 電磁繼電器/289
9.3.4 固態(tài)繼電器/293
9.4 復雜可編程邏輯器件（CPLD）和場效應可編程門陣列（FPGA）/294
9.5 模擬接口：概述/295
9.5.1 模數(shù)轉換器（ADC）/295
9.5.2 項目：模擬通道的描述/296
9.6 結論/305
第10章 其他常用硬件設計技巧與方法/306
10.1 概述/306
10.2 診斷/306
10.3 連接工具/307
10.4 其他思想/307
10.5 構建方法/308
10.5.1 電源和地平面/309
10.5.2 接地問題/309
10.6 電磁兼容/309
10.7 靜電放電效應/310
容錯/310
10.8 硬件開發(fā)工具/311
10.8.1 儀器使用問題/311
10.9 軟件開發(fā)工具/311
10.1 0其他特殊設計考慮/312
10.1 0.1 發(fā)熱分析和設計/312
10.1 0.2 動力電池系統(tǒng)設計考慮/313
10.1 1處理器性能分析/313
10.1 1.1 IPS/313
10.1 1.2 OPS/313
10.1 1.3 基準程序/314
附錄A 電路原理圖符號/315
附錄B 縮略詞/321
附錄C 印制電路板設計問題/336