FPGA/ASIC高性能數(shù)字系統(tǒng)設(shè)計(jì)

第1章 FPGAASIC設(shè)計(jì)方法概述
1.1 電子系統(tǒng)發(fā)展歷史
1.2 高性能集成化設(shè)計(jì)
1.3 數(shù)字集成化設(shè)計(jì)流程
1.4 數(shù)字系統(tǒng)實(shí)現(xiàn)方法
1.5 集成化設(shè)計(jì)發(fā)展趨勢(shì)
1.6 集成設(shè)計(jì)應(yīng)用前景
習(xí)題
參考文獻(xiàn)
第2章 Verilog硬件描述語言
2.1 基本概念
2.2 Verilog HDL基本結(jié)構(gòu)
2.3 模塊與聲明
2.3.1 模塊命名
2.3.2 信號(hào)命名
2.3.3 端口聲明
2.3.4 變量聲明
2.3.5 'include與'define
2.3.6 代碼編寫規(guī)范
2.4 數(shù)據(jù)類型與運(yùn)算符
2.4.1 數(shù)字聲明
2.4.2 數(shù)值邏輯
2.4.3 常量數(shù)據(jù)類型
2.4.4 數(shù)據(jù)類型
2.4.5 運(yùn)算符和表達(dá)式
2.5 行為建模
2.5.1 行為描述模塊
2.5.2 條件語句
2.5.3 循環(huán)語句
2.5.4 任務(wù)與函數(shù)
2.5.5 混合設(shè)計(jì)模式
2.5.6 測(cè)試激勵(lì)
2.6 Verilog-2001設(shè)計(jì)規(guī)則
2.7 Verilog基本模塊
2.7.1 組合邏輯
2.7.2 時(shí)序邏輯
2.8 本章小結(jié)
習(xí)題
參考文獻(xiàn)
第3章 高性能電路設(shè)計(jì)
3.1 電路面積縮減
3.1.1 代碼編寫優(yōu)化
3.1.2 條件語句處理
3.1.3 資源共享
3.1.4 時(shí)序電路的優(yōu)化
3.2 高速電路設(shè)計(jì)
3.2.1 樹形結(jié)構(gòu)化設(shè)計(jì)
3.2.2 電路扇出
3.2.3 基于信號(hào)傳播速度的處理
3.2.4 流水線設(shè)計(jì)
3.3 模塊接口設(shè)計(jì)
3.3.1 數(shù)據(jù)流量
3.3.2 模塊間的協(xié)議傳輸
3.4 復(fù)位信號(hào)與毛刺消除
3.4.1 復(fù)位信號(hào)
3.4.2 毛刺消除設(shè)計(jì)
習(xí)題
參考文獻(xiàn)
第4章 運(yùn)算單元與結(jié)構(gòu)
4.1 數(shù)值計(jì)算
4.2 加法器
4.2.1 加法器
4.2.2 超前進(jìn)位加法器
4.2.3 進(jìn)位旁路加法器
4.2.4 進(jìn)位選擇加法器
4.3 乘法器
4.3.1 陣列乘法器
4.3.2 高速乘法器
4.4 數(shù)字信號(hào)處理
4.4.1 有限沖激響應(yīng)濾波器
4.4.2 無限沖激響應(yīng)濾波器
4.4.3 脈動(dòng)陣列
4.5 有限域GF(2n運(yùn)算
4.5.1 定義
4.5.2 有限域多項(xiàng)式
習(xí)題
參考文獻(xiàn)
第5章 狀態(tài)機(jī)與數(shù)據(jù)路徑
5.1 有限狀態(tài)機(jī)
5.1.1 基本概念
5.1.2 狀態(tài)機(jī)分類
5.1.3 狀態(tài)機(jī)描述方法
5.1.4 狀態(tài)機(jī)的編碼風(fēng)格
5.1.5 可綜合的FSM編碼
5.1.6 狀態(tài)機(jī)的優(yōu)化
5.1.7 狀態(tài)機(jī)容錯(cuò)和設(shè)計(jì)準(zhǔn)則
5.2 數(shù)據(jù)路徑
5.2.1 概述
5.2.2 時(shí)間調(diào)度與分配
5.2.3 數(shù)據(jù)路徑設(shè)計(jì)實(shí)例
習(xí)題
參考文獻(xiàn)
第6章 時(shí)序與時(shí)鐘
6.1 時(shí)序電路
6.1.1 基本概念
6.1.2 穩(wěn)態(tài)與亞穩(wěn)態(tài)
6.1.3 時(shí)鐘信號(hào)
6.1.4 時(shí)鐘分布
6.1.5 電路延時(shí)
6.2 時(shí)鐘域
6.2.1 同步與異步
6.2.2 異步電路通信
6.2.3 多時(shí)鐘域復(fù)位問題
習(xí)題
參考文獻(xiàn)
第7章 低功耗設(shè)計(jì)
7.1 基本原理
7.1.1 動(dòng)態(tài)開關(guān)功耗
7.1.2 短路功耗
7.1.3 靜態(tài)功率消耗
7.2 低功耗設(shè)計(jì)方法
7.2.1 系統(tǒng)級(jí)低功耗法
7.2.2 算法級(jí)低功耗法
7.2.3 結(jié)構(gòu)級(jí)低功耗法
7.2.4 電路級(jí)低功耗法
7.2.5 泄漏功耗消減法
習(xí)題
參考文獻(xiàn)
第8章 FPGA與可重構(gòu)計(jì)算
8.1 可重構(gòu)器件
8.1.1 可重構(gòu)器件現(xiàn)狀
8.1.2 可重構(gòu)的分類
8.2 可重構(gòu)電路結(jié)構(gòu)
8.2.1 FPGA電路結(jié)構(gòu)
8.2.2 動(dòng)態(tài)可重構(gòu)系統(tǒng)
8.2.3 專用可重構(gòu)系統(tǒng)
參考文獻(xiàn)
第9章 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
9.1 AES加解密系統(tǒng)
9.1.1 AES算法概述
9.1.2 AES算法結(jié)構(gòu)
9.1.3 芯片內(nèi)部電路系統(tǒng)架構(gòu)
9.1.4 芯片硬件描述語言設(shè)計(jì)
9.2 通信基帶系統(tǒng)
9.2.1 無線通信系統(tǒng)
9.2.2 RFID基帶設(shè)計(jì)
參考文獻(xiàn)
第10章 FPGA設(shè)計(jì)方法
10.1 新建工程
10.2 新建代碼
10.3 代碼仿真
10.4 IP Core的使用
10.5 邏輯綜合
10.6 配置實(shí)現(xiàn)
10.7 分析、報(bào)告
10.8 測(cè)試
參考文獻(xiàn)
第11章 ASIC設(shè)計(jì)方法
11.1 ASIC定義及設(shè)計(jì)流程
11.2 邏輯綜合
11.2.1 邏輯綜合工具Design Compiler介紹
11.2.2 DC基本概念
11.2.3 DC設(shè)計(jì)流程
11.3 布局布線物理設(shè)計(jì)
11.3.1 FloorPlan
11.3.2 Timing Setup2
11.3.3 Placement2
11.3.5 CTS2
11.3.5 Route
11.3.6 DFM
11.4 版圖驗(yàn)證、修正
11.4.1 版圖驗(yàn)證
11.4.2 后仿真
11.4.3 流片
參考文獻(xiàn)