數(shù)字系統(tǒng)設(shè)計快速入門

第1章 電子電路簡介
1.1 概述
1.2 背景知識
1.2.1 電氣與電子電路
1.2.2 實際電路和模型電路
1.3 數(shù)字電路0和1
1.4 電子元件
1.4.1 電阻
1.4.2 電容
1.4.3 輸入類元件（按鈕和開關(guān)）
1.4.4 輸出類器件（LED）
1.4.5 連接器件
1.4.6 印制電路板（PCB）
1.4.7 集成電路（芯片）
1.5 邏輯電路
1.5.1 三極管開關(guān)
1.5.2 FET構(gòu)成的邏輯電路
1.5.3 邏輯電路圖
練習1 數(shù)字電路和Basys板
第2章 Digilent FPGA開發(fā)板介紹
2.1 概述
2.2 Digilent開發(fā)板參考資料
練習2 DigilentFPGA開發(fā)板介紹
實驗工程2 開發(fā)板檢驗和基本邏輯電路
附錄 用Adept對Digilent開發(fā)板進行編程
第3章 邏輯電路結(jié)構(gòu)與CADT具簡介
3.1 概述
3.2 邏輯電路基本結(jié)構(gòu)簡介
3.2.1 原理圖及其原型
3.2.2 組合電路結(jié)構(gòu)
3.2.3 SOP與POS電路
3.2.4 異或運算
3.3 CAD工具簡介
3.3.1 產(chǎn)品設(shè)計流程
3.3.2 電路仿真
練習3 邏輯電路結(jié)構(gòu)
實驗工程3 電路原理圖繪制簡介
附錄 Weh Pack原理圖設(shè)計入門指南
第4章 邏輯化簡
4.1 概述
4.2 背景介紹
4.3 布爾代數(shù)
4.4 邏輯圖
4.5 邏輯函數(shù)的不完整表述（無關(guān)項）
4.6 加入變量
4.7 基于計算機的邏輯化簡算法
練習4 邏輯化簡
實驗工程4 邏輯化簡
第5章 VHDL語言介紹
5.1 概述
5.2 背景介紹
5.2.1 電路的結(jié)構(gòu)設(shè)計與行為設(shè)計比較
5.2.2 綜合與仿真
5.3.VHDL語言介紹
5.3.1.信號的賦值
5.3.2 使用Xilinx VHDL工具
實驗工程5 VHDL介紹
附錄 使用Xilinx VHDL工具
第6章 組合邏輯塊
6.1 概述
6.2 背景介紹
6.2.1 信號的二進制碼（總線）
6.2.2 多輸出電路的化簡
6.3 組合電路塊
6.3.1 數(shù)據(jù)選擇器（多路選擇器）
6.3.2 譯碼器
6.3.3 數(shù)據(jù)分配器
6.3.4 七段顯示器和譯碼器
6.3.5 優(yōu)先編碼器
6.3.6 移位寄存器
練習6 組合邏輯塊
實驗工程6 組合邏輯塊
第7章 組合算術(shù)電路
7.1 概述
7.2 背景介紹
7.2.1 位分段設(shè)計方法
7.2.2 比較器
7.2.3 加法器
7.2.4 減法器
7.2.5 負數(shù)
7.2.6 加法／減法器
7.2.7 加法器溢出
7.2.8 硬件乘法器
7.2.9 ALU電路
7.2.1 0VHDL的ALU行為描述
7.3 VHDL進階
7.3.1 結(jié)構(gòu)設(shè)計與行為設(shè)計比較
7.3.2 VHDL中的模塊化設(shè)計
7.3.3 VHDL中的算術(shù)函數(shù)
練習7 組合算術(shù)電路
實驗工程7 組合算術(shù)電路
第8章 信號傳輸延遲
8.1 概述
8.2 邏輯電路中的傳輸延遲
8.2.1 電路延遲與CAD工具
8.2.2 在VHDL源文件中指定電路的延遲
8.2.3 毛刺
8.2.4 使用CAD工具生成延遲
實驗工程8 信號傳輸延遲
附錄 ISE／Web Pack仿真器后布線模式運行
第9章 基本存儲電路
9.1 概述
9.2 背景介紹
9.2.1 存儲器電路介紹
9.2.2 基本單元
9.2.3 D鎖存器
9.2.4 D觸發(fā)器
9.2.5 存儲器復位信號
9.2.6 存儲器的其他輸人信號
9.2.7 其他類型觸發(fā)器
9.2.8 寄存器
9.2.9 其他類型存儲器電路
9.2.10 存儲電路的VHDL描述
9.2.11 VHDL中的進程語句
實驗工程9 基本存儲電路
第10章 時序電路的結(jié)構(gòu)化設(shè)計
10.1 概述
10.2 背景介紹
10.2.1 時序電路的特征
10.2.2 時序電路設(shè)計
10.2.3 使用狀態(tài)圖來設(shè)計時序電路
10.2.4 時序電路的結(jié)構(gòu)化設(shè)計
10.2.5 二進制計數(shù)器
10.2.6 用VHDL描述二進制計數(shù)器
練習10 時序電路的結(jié)構(gòu)化設(shè)計
實驗工程10 時序電路的結(jié)構(gòu)化設(shè)計