Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐

定　價：￥29.00

作　者：	劉睿強，童貞理，尹洪劍編著
出版社：	電子工業(yè)出版社
叢編項：
標　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787121120213	出版時間：	2011-01-01	包裝：	平裝
開本：	16開	頁數(shù)：	213	字數(shù)：

內(nèi)容簡介

　　《Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐》介紹硬件描述語言Verilog HDL及電路設(shè)計方法，共11章，主要內(nèi)容包括： Verilog層次化設(shè)計、Verilog基本語法、Verilog行為描述、組合邏輯建模、時序邏輯建模、為級仿真模型建模、各層次Verilog描述形式與電路建模、任務(wù)和函數(shù)、編譯預(yù)處理、Verilog設(shè)計與綜合中的陷阱、異步設(shè)計與同步設(shè)計的時序分析。本書配套實驗，提供電子課件和習(xí)題參考答案。《Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐》可作為高等學(xué)校電子信息類相關(guān)課程的教材，也可供相關(guān)工程技術(shù)人員學(xué)習(xí)參考。

作者簡介

暫缺《Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐》作者簡介

圖書目錄

第1章 verilog hdl層次化設(shè)計
　1.1 一個簡單的例子——4位全加器的設(shè)計
　1.2 模塊和端口
　　1.2.1 模塊定義
　　1.2.2 端口定義
　　1.2.3 模塊實例化
　1.3 層次化設(shè)計思想
　1.4 testbench的概念
　1.5 仿真和綜合
　本章小結(jié)
　思考與練習(xí)
第2章 verilog hdl基本語法
　2.1 詞法約定
　　2.1.1 空白符
　　2.1.2 注釋
　　2.1.3 操作符
　　2.1.4 標識符與關(guān)鍵字
　2.2 數(shù)據(jù)類型
　　2.2.1 邏輯值與常量
　　2.2.2 邏輯強度
　　2.2.3 線網(wǎng)類型
　　2.2.4 變量類型
　　2.2.5 向量
　　2.2.6 數(shù)組
　　2.2.7 參數(shù)
　2.3 表達式
　　2.3.1 操作數(shù)
　　2.3.2 操作符
　　2.3.3 位寬處理
　　2.3.4 表達式的綜合
　本章小結(jié)
　思考與練習(xí)
第3章 verilog hdl行為描述
第4章組合邏輯建模
第5章時序邏輯建模
第6章行為級仿真模型建模
第7章各層次verilog hdl描述形式與電路建模
第8章任務(wù)和函數(shù)
第9章編譯預(yù)處理
第10章 verilog hdl設(shè)計與綜合中的陷阱
第11章異步設(shè)計與同步設(shè)計的時序分析
參考文獻