基于Quartus II的計(jì)算機(jī)組成與體系結(jié)構(gòu)綜合實(shí)驗(yàn)教程

前言
第1章  緒論
  1.1  計(jì)算機(jī)系統(tǒng)的組成
    1.1.1  計(jì)算機(jī)硬件的組成
    1.1.2  計(jì)算機(jī)軟件的組成
  1.2  計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)
    1.2.1  計(jì)算機(jī)系統(tǒng)的多級(jí)層次結(jié)構(gòu)
    1.2.2  軟件與硬件的邏輯等價(jià)性
  1.3  計(jì)算機(jī)的工作過程
第2章  Quartus Ⅱ 8.0基本使用方法
  2.1  概述
  2.2  Ouartus Ⅱ 8.0設(shè)計(jì)流程
  2.3  Quartus Ⅱ設(shè)計(jì)方法
  2.4  例解Quartus Ⅱ 8.0設(shè)計(jì)
第3章  常用基本器件設(shè)計(jì)
  3.1  寄存器設(shè)計(jì)
    3.1.1  寄存器原理圖設(shè)計(jì)
    3.1.2  寄存器工作原理
    3.1.3  寄存器程序描述
    3.1.4  寄存器仿真
  3.2  移位運(yùn)算器設(shè)計(jì)
    3.2.1  移位運(yùn)算器原理圖設(shè)計(jì)
    3.2.2  移位運(yùn)算器程序描述
    3.2.3  移位運(yùn)算器仿真
  3.3  加減法運(yùn)算器設(shè)計(jì)
    3.3.1  加減法單元原理圖設(shè)計(jì)
    3.3.2  加減單元編碼
    3.3.3  多位加減法單元連接
    3.3.4  加減法運(yùn)算器原理圖設(shè)計(jì)
    3.3.5  加減法運(yùn)算器程序描述
    3.3.6  加減法運(yùn)算器仿真
  3.4  乘法運(yùn)算器設(shè)計(jì)
    3.4.1  乘法陣列原理圖設(shè)計(jì)
    3.4.2  乘法陣列編碼
    3.4.3  有符號(hào)數(shù)乘法運(yùn)算器
  3.5  同步計(jì)數(shù)器設(shè)計(jì)
    3.5.1  設(shè)備同步工作
    3.5.2  程序計(jì)數(shù)器
    3.5.3  通用計(jì)數(shù)器
  3.6  節(jié)拍器設(shè)計(jì)
    3.6.1  節(jié)拍器電路設(shè)計(jì)
    3.6.2  節(jié)拍器程序描述
    3.6.3  節(jié)拍器工作原理
  3.7  譯碼器設(shè)計(jì)
    3.7.1  譯碼器電路設(shè)計(jì)
    3.7.2  譯碼器程序描述
    3.7.3  選擇與通斷控制電路
  3.8  標(biāo)志線設(shè)計(jì)
    3.8.1  累加器標(biāo)志線設(shè)計(jì)
    3.8.2  數(shù)據(jù)監(jiān)測標(biāo)志設(shè)計(jì)
  3.9  存儲(chǔ)器設(shè)計(jì)
    3.9.1  地址譯碼器設(shè)計(jì)
    3.9.2  存儲(chǔ)單元設(shè)計(jì)
    3.9.3  256存儲(chǔ)單元存儲(chǔ)器設(shè)計(jì)
第4章  計(jì)算機(jī)設(shè)計(jì)實(shí)例
  4.1  簡單計(jì)算機(jī)實(shí)驗(yàn)
    4.1.1  設(shè)計(jì)8位累加器A
    4.1.2  設(shè)計(jì)8位數(shù)據(jù)寄存器B
    4.1.3  設(shè)計(jì)運(yùn)算器ALU
    4.1.4  設(shè)計(jì)8位輸出寄存器O
    4.1.5  設(shè)計(jì)4位地址寄存器MAR
    4.1.6  設(shè)計(jì)EROM
    4.1.7  設(shè)計(jì)8位指令寄存器IR
    4.1.8  設(shè)計(jì)4位程序計(jì)數(shù)器
    4.1.9  設(shè)計(jì)控制器CONT
    4.1.10  設(shè)計(jì)加減運(yùn)算計(jì)算機(jī)整機(jī)結(jié)構(gòu)
    4.1.11  功能仿真
    4.1.12  實(shí)驗(yàn)小結(jié)
  4.2  計(jì)算機(jī)整體設(shè)計(jì)
    4.2.1  計(jì)算機(jī)組成結(jié)構(gòu)
    4.2.2  計(jì)算機(jī)功能設(shè)計(jì)目標(biāo)
    4.2.3  確定指令系統(tǒng)
  4.3  總線結(jié)構(gòu)設(shè)計(jì)
    4.3.1  連接存儲(chǔ)器和運(yùn)算器
    4.3.2  累加器、計(jì)數(shù)器連人總線
    4.3.3  操作數(shù)寄存器、數(shù)據(jù)寄存器、輸出寄存器連入總線
  4.4  指令系統(tǒng)設(shè)計(jì)
    4.4.1  指令全程分析
    4.4.2  計(jì)算機(jī)指令全程表
  4.5  控制器設(shè)計(jì)
    4.5.1  控制器的基本功能和結(jié)構(gòu)
    4.5.2  時(shí)序控制信號(hào)
    4.5.3  微程序控制器
    4.5.4  硬聯(lián)控制器
  4.6  輸入接口設(shè)備設(shè)計(jì)
    4.6.1  緩沖區(qū)接口電路
    4.6.2  操作系統(tǒng)的設(shè)計(jì)
  4.7  計(jì)算機(jī)總體設(shè)計(jì)
    4.7.1  頂層結(jié)構(gòu)
    4.7.2  輸入程序數(shù)據(jù)控制
  4.8  程序運(yùn)行測試
    4.8.1  頂層文件與連接驅(qū)動(dòng)?序
    4.8.2  檢驗(yàn)程序執(zhí)行
第5章  實(shí)訓(xùn)項(xiàng)目
  5.1  運(yùn)算器
    5.1.1  基本運(yùn)算器實(shí)驗(yàn)
    5.1.2  多通路運(yùn)算器與寄存器堆設(shè)計(jì)實(shí)驗(yàn)
    5.1.3  陣列乘法器設(shè)計(jì)實(shí)驗(yàn)
  5.2  存儲(chǔ)系統(tǒng)
    5.2.1  FIFO先進(jìn)先出存儲(chǔ)器實(shí)驗(yàn)
    5.2.2  Cache控制器?計(jì)實(shí)驗(yàn)一
  5.3  控制器
    5.3.1  時(shí)序發(fā)生器設(shè)計(jì)實(shí)驗(yàn)
    5.3.2  微程序控制器實(shí)驗(yàn)
  5.4  系統(tǒng)總線與總線接口
    5.4.1  系統(tǒng)總線和具有基本輸人、輸出功能的總線接口實(shí)驗(yàn)
    5.4.2  具有DMA控制功能的總線接口實(shí)驗(yàn)
  5.5  指令系統(tǒng)
    5.5.1  計(jì)算機(jī)系統(tǒng)的指令系統(tǒng)
    5.5.2  基于CISC技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn)
    5.5.3  基于RISC技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn)
  5.6  時(shí)間并行性為特征的計(jì)算機(jī)系統(tǒng)
    5.6.1  基于重疊技術(shù)的模型計(jì)算機(jī)設(shè)計(jì)實(shí)驗(yàn)
    5.6.2  具有三級(jí)流水的模型機(jī)設(shè)計(jì)實(shí)驗(yàn)
  5.7  指令并行性為特征的計(jì)算機(jī)系統(tǒng)
參考文獻(xiàn)
附錄  實(shí)驗(yàn)硬件平臺(tái)及軟件使用說明
  附錄A  TD.cMA系統(tǒng)硬件環(huán)境
    A1  系統(tǒng)硬件布局圖
    A2  系統(tǒng)實(shí)驗(yàn)單元電路
  附錄B  軟件使用說明
    B1  TD-CMA軟件界面窗口介紹
    B2  菜單功能介紹
  附錄C  實(shí)用芯片介紹