CPLD/FPGA設(shè)計(jì)與應(yīng)用高級(jí)教程

第1章 概述
　1.1 數(shù)字電路基礎(chǔ)及發(fā)展演變
　1.2 cpld／fpga的介紹
　1.3 設(shè)計(jì)語(yǔ)言及其方法的介紹
　1.4 硬件語(yǔ)言與軟件語(yǔ)言的區(qū)別
　1.5 設(shè)計(jì)與驗(yàn)證流程
　1.6 cpld／fpga的前景與展望
　1.7 本章小結(jié)
　1.8 思考與練習(xí)
第2章 cpld／fpga硬件結(jié)構(gòu)
　2.1 pld的分類(lèi)
　2.2 乘積項(xiàng)結(jié)構(gòu)的基本原理
　2.3 查找表結(jié)構(gòu)的基本原理
　2.4 傳統(tǒng)cpld的基本結(jié)構(gòu)
　2.5 傳統(tǒng)fpga的基本結(jié)構(gòu)
　2.6 最新cpld的基本結(jié)構(gòu)
　2.7 最新fpga的基本結(jié)構(gòu)
　2.8 cpld與fpga的選擇
　2.9 cpld／fpga的配置
　2.10 本章小結(jié)
　2.11 思考與練習(xí)
第3章 verilog hdl語(yǔ)法基礎(chǔ)
　3.1 verilog hdl的特點(diǎn)
　3.2 verilog hdl的描述方式
　3.3 模塊和端口
　3.4 注 釋
　3.5 常量、變量與邏輯值
　3.6 操作符
　3.7 操作數(shù)
　3.8 參數(shù)指令
　3.9 編譯指令
　3.10 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
　3.11 實(shí)例1：串并轉(zhuǎn)換程序設(shè)計(jì)
　3.12 本章小結(jié)
　3.13 思考與練習(xí)
第4章 verilog的描述與參數(shù)化設(shè)計(jì)
　4.1 數(shù)據(jù)流描述
　4.2 行為級(jí)描述
　4.3 結(jié)構(gòu)化描述
　4.4 高級(jí)編程語(yǔ)句
　4.5 參數(shù)化設(shè)計(jì)
　4.6 混合描述
　4.7 實(shí)例2：i2c slave控制器的設(shè)計(jì)
　4.8 本童小結(jié)
　4.9 思考與練習(xí)
第5章 有限狀態(tài)機(jī)設(shè)計(jì)
　5.1 有限狀態(tài)機(jī)的基本概念
　5.2 狀態(tài)機(jī)描述的基本語(yǔ)法
　5.3 狀態(tài)編碼
　5.4 狀態(tài)初始化
　5.5 full case與parallel case
　5.6 狀態(tài)機(jī)的描述
　5.7 實(shí)例3：pci slave接口設(shè)計(jì)
　5.8 本章小結(jié)
　5.9 思考與練習(xí)
第6章 約束與延時(shí)分析
　6.1 約束的目的
　6.2 引腳約束及電氣標(biāo)準(zhǔn)設(shè)定
　6.3 時(shí)序約束的基本概念
　6.4 時(shí)序約束的本質(zhì)
　6.5 靜態(tài)延時(shí)分析
　6.6 統(tǒng)計(jì)靜態(tài)延時(shí)分析
　6.7 動(dòng)態(tài)延時(shí)分析
　6.8 實(shí)例4：建立時(shí)間和保持時(shí)間違例分析
　6.9 時(shí)序違例及解決方式
　6.10 實(shí)例5：四角測(cè)試中的時(shí)序分析
　6.11 實(shí)例6：lpc slave接口設(shè)計(jì)
　6.12 本章小結(jié)
　6.13 思考與練習(xí)
第7章 rtl設(shè)計(jì)原則及技巧
　7.1 rtl設(shè)計(jì)的主要原則
　7.2 rtl設(shè)計(jì)的主要技巧
　7.3 組合邏輯設(shè)計(jì)
　7.4 時(shí)序邏輯設(shè)計(jì)
　7.5 代碼風(fēng)格
　7.6 實(shí)例8：信號(hào)消抖時(shí)的亞穩(wěn)態(tài)及解決方案
　7.7 本章小結(jié)
　7.8 思考與練習(xí)
第8章 仿真與testbench設(shè)計(jì)
　8.1 仿真概述
　8.2 仿真器的選擇
　8.3 modelsim簡(jiǎn)介與仿真
　8.4 testbench設(shè)計(jì)
　8.5 testbench結(jié)構(gòu)化
　8.6 實(shí)例9：基于modelsim的i2c slavetestbench設(shè)計(jì)
　8.7 實(shí)例10：基于modelsim的lpc slave接口仿真設(shè)計(jì)
　8.8 實(shí)例11：基于modelsim的信號(hào)消抖程序仿真設(shè)計(jì)
　8.9 本章小結(jié)
　8.10 思考與練習(xí)
第9章 cpld／fpga的驗(yàn)證方法學(xué)
　9.1 驗(yàn)證與仿真
　9.2 驗(yàn)證與測(cè)試
　9.3 驗(yàn)證的期望
　9.4 驗(yàn)證的語(yǔ)言
　9.5 斷 言
　9.6 驗(yàn)證的分類(lèi)
　9.7 代碼覆蓋
　9.8 驗(yàn)證工具
　9.9 驗(yàn)證計(jì)劃
　9.10 dft
　9.11 版本控制
　9.12 實(shí)例12：基于fsm的sva斷言驗(yàn)證設(shè)計(jì)
　9.13 本章小結(jié)
　9.14 思考與練習(xí)
第10章 cpld／fpga的高級(jí)應(yīng)用
　10.1 基于dsp的fpga設(shè)計(jì)
　10.2 基于嵌入式處理器的fpga設(shè)計(jì)
　10.3 典型的sopc運(yùn)用：nios ii簡(jiǎn)介及應(yīng)用
　10.4 基于hardcopy技術(shù)的fpga設(shè)計(jì)
　10.5 嵌入式邏輯分析儀
　10.6 本章小結(jié)
　10.7 思考與練習(xí)
第11章 cpld／fpga系統(tǒng)設(shè)計(jì)
　11.1 常用電平標(biāo)準(zhǔn)及其接口設(shè)計(jì)
　11.2 信號(hào)完整性概述
　11.3 高速設(shè)計(jì)與serdes
　11.4 電源完整性概述
　11.5 功耗與熱設(shè)計(jì)
　11.6 pcb設(shè)計(jì)與cpld／fpga系統(tǒng)設(shè)計(jì)
　11.7 實(shí)例16：基于μc／os-ii的fpga系統(tǒng)設(shè)計(jì)
　11.8 本章小結(jié)
　11.9 思考與練習(xí)
參考文獻(xiàn)