計(jì)算機(jī)組成原理

第1章 計(jì)算機(jī)系統(tǒng)概論
1.1 計(jì)算機(jī)的發(fā)展與應(yīng)用
1.1.1 國內(nèi)外計(jì)算機(jī)發(fā)展概況
1.1.2 摩爾定律
1.1.3 計(jì)算機(jī)的發(fā)展趨勢
1.1.4 多核處理器
1.1.5 嵌入式計(jì)算機(jī)
1.1.6 計(jì)算機(jī)的應(yīng)用
1.2 計(jì)算機(jī)系統(tǒng)的組成
1.2.1 計(jì)算機(jī)硬件系統(tǒng)
1.2.2 計(jì)算機(jī)軟件系統(tǒng)
1.3 計(jì)算機(jī)的性能指標(biāo)和性能評價(jià)
1.3.1 基本性能指標(biāo)
1.3.2 與執(zhí)行時(shí)間有關(guān)的性能指標(biāo)
1.3.3 CPU性能公式及其應(yīng)用
1.3.4 性能測試
1.3.5 計(jì)算機(jī)系統(tǒng)的可靠性及其評價(jià)
1.4 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)
1.4.1 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)及各層簡介
1.4.2 各層之間的關(guān)系
1.4.3 硬件和軟件邏輯功能的等價(jià)性
本章小結(jié)
習(xí)題1
課外實(shí)踐
第2章 數(shù)據(jù)信息的表示
2.1 數(shù)據(jù)表示的目的及設(shè)計(jì)數(shù)據(jù)格式應(yīng)考慮的因素
2.2 數(shù)值數(shù)據(jù)的表示
2.2.1 數(shù)的機(jī)器碼表示
2.2.2 數(shù)的定點(diǎn)表示
2.2.3 浮點(diǎn)數(shù)據(jù)表示
2.2.4 十進(jìn)制數(shù)的二進(jìn)制編碼與運(yùn)算
2.3 非數(shù)值數(shù)據(jù)的表示
2.3.1 字符的表示方法
2.3.2 漢字編碼
2.4 數(shù)據(jù)信息的校驗(yàn)
2.4.1 碼距與數(shù)據(jù)校驗(yàn)
2.4.2 奇偶校驗(yàn)
2.4.3 海明校驗(yàn)
2.4.4 循環(huán)冗余校驗(yàn)（CRC）
本章小結(jié)
習(xí)題2
課外實(shí)踐
第3章 運(yùn)算方法與運(yùn)算器
3.1 定點(diǎn)補(bǔ)碼加減法運(yùn)算
3.1.1 補(bǔ)碼加減法運(yùn)算方法
3.1.2 溢出及檢測
3.1.3 補(bǔ)碼加減法的邏輯實(shí)現(xiàn)
3.2 移碼加減運(yùn)算及實(shí)現(xiàn)邏輯
3.3 定點(diǎn)乘法運(yùn)算
3.3.1 機(jī)器數(shù)的移位操作
3.3.2 原碼一位乘法
3.3.3 補(bǔ)碼一位乘法
3.3.4 陣列乘法器
3.4 定點(diǎn)除法運(yùn)算
3.4.1 原碼一位除法
3.4.2 基于不恢復(fù)余數(shù)的補(bǔ)碼一位除法
3.4.3 陣列除法器
3.5 浮點(diǎn)運(yùn)算
3.5.1 浮點(diǎn)數(shù)加減運(yùn)算
3.5.2 浮點(diǎn)乘法運(yùn)算
3.5.3 浮點(diǎn)除法運(yùn)算
3.6 邏輯運(yùn)算
3.7 運(yùn)算器
3.7.1 定點(diǎn)運(yùn)算器
3.7.2 浮點(diǎn)運(yùn)算器
3.7.3 基本算術(shù)邏輯運(yùn)算單元的設(shè)計(jì)
本章小結(jié)
習(xí)題3
課外實(shí)踐
第4章 存儲(chǔ)系統(tǒng)
4.1 存儲(chǔ)器概述
4.1.1 存儲(chǔ)器分類
4.1.2 主存的主要技術(shù)指標(biāo)
4.1.3 主存中數(shù)據(jù)的存放
4.1.4 主存的基本結(jié)構(gòu)和工作過程
4.1.5 存儲(chǔ)系統(tǒng)層次結(jié)構(gòu)
4.2 半導(dǎo)體存儲(chǔ)器
4.2.1 靜態(tài)MOS存儲(chǔ)器（SRAM）
4.2.2 動(dòng)態(tài)MOS存儲(chǔ)器（DRAM）
4.2.3 只讀存儲(chǔ)器
4.2.4 新型存儲(chǔ)器
4.3 主存的組織及與CPU的連接
4.3.1 存儲(chǔ)器的擴(kuò)展
4.3.2 存儲(chǔ)器接口
4.4 并行主存系統(tǒng)
4.5 高速緩沖存儲(chǔ)器（CACHE）
4.5.1 程序訪問的局部性原理
4.5.2 CACHE的工作原理
4.5.3 相聯(lián)存儲(chǔ)器
4.5.4 CACHE的地址映射及變換方法
4.5.5 替換算法
4.5.6 CACHE的寫策略
4.5.7 多CACHE結(jié)構(gòu)
4.6 虛擬存儲(chǔ)器
4.6.1 虛擬存儲(chǔ)器的工作原理
4.6.2 虛擬存儲(chǔ)器的地址映射與變換
4.6.3 頁式虛擬存儲(chǔ)器
4.6.4 段式虛擬存儲(chǔ)器
4.6.5 段頁式虛擬存儲(chǔ)器
4.7 存儲(chǔ)保護(hù)
4.8 輔助存儲(chǔ)器
4.8.1 磁表面存儲(chǔ)器
4.8.2 光盤存儲(chǔ)器
4.8.3 冗余磁盤陣列
本章小結(jié)
習(xí)題4
課外實(shí)踐
第5章 指令系統(tǒng)
5.1 指令系統(tǒng)概述
5.2 指令格式
5.2.1 操作碼
5.2.2 地址碼
5.2.3 關(guān)于指令長度的有關(guān)概念
5.3 指令和操作數(shù)的尋址方式
5.3.1 指令的尋址方式
5.3.2 操作數(shù)尋址方式
5.3.3 尋址方式舉例
5.4 指令系統(tǒng)類型
5.5 指令格式設(shè)計(jì)及優(yōu)化
5.5.1 指令格式的設(shè)計(jì)
5.5.2 指令格式的優(yōu)化
5.6 CISC和RISC的基本概念
5.6.1 復(fù)雜指令系統(tǒng)計(jì)算機(jī)（CISC）
5.6.2 精簡指令系統(tǒng)計(jì)算機(jī)（RISC）
5.7 指令系統(tǒng)舉例
5.7.1 80886指令系統(tǒng)
5.7.2 PENTIUMⅱ指令系統(tǒng)
5.7.3 MIPS指令系統(tǒng)
本章小結(jié)
習(xí)題5
課外實(shí)踐
第6章 中央處理器
6.1 中央處理器的功能與組成
6.1.1 中央處理器的功能
6.1.2 中央處理器的組成
6.2 指令周期
6.2.1 指令執(zhí)行的一般流程
6.2.2 指令周期的基本概念
6.2.3 寄存器級傳送語言RTL
6.3 數(shù)據(jù)通路的構(gòu)成及指令操作流程
6.3.1 基于單總線結(jié)構(gòu)的數(shù)據(jù)通路
6.3.2 基于專用通路結(jié)構(gòu)的數(shù)據(jù)通路
6.4 時(shí)序與控制
6.4.1 中央處理器的時(shí)序
6.4.2 控制方式
6.5 微程序控制器
6.5.1 微程序控制的基本概念
6.5.2 微程序控制器組成原理
6.5.3 微指令及其編碼方法
6.5.4 微程序設(shè)計(jì)舉例
6.6 硬布線控制器
6.6.1 硬布線控制器的模型
6.6.2 硬布線控制器的設(shè)計(jì)舉例
6.7 中央處理器舉例
本章小結(jié)
習(xí)題6
課外實(shí)踐
第7章 流水線技術(shù)概述
7.1 流水線的基本概念
7.2 流水線的分類
7.3 流水線的性能分析
7.4 流水線的性能分析舉例
7.5 流水線中的相關(guān)和沖突問題
7.5.1 經(jīng)典5段MIPS指令流水線
7.5.2 流水線的沖突和相關(guān)
7.6 指令級高度并行技術(shù)
本章小結(jié)
習(xí)題7
課外實(shí)踐
第8章 系統(tǒng)總線
8.1 總線基本概念
8.1.1 總線的分類
8.1 。2總線的特性
8.1.3 三態(tài)門與總線
8.1.4 總線事務(wù)類型
8.1.5 信號線的類型
8.1.6 總線性能指標(biāo)
8.2 總線的連接方式
8.3 總線的仲裁方法
8.4 總線的定時(shí)方式
8.5 總線的信息傳送
8.6 總線標(biāo)準(zhǔn)
8.6.1 總線發(fā)展概述
8.6.2 幾種典型的流行總線標(biāo)準(zhǔn)
本章小結(jié)
習(xí)題8
課外實(shí)踐
第9章 輸入輸出系統(tǒng)
9.1 輸入輸出特性
9.2 IO接口
9.2.1 IO接口的功能
9.2.2 IO接口的結(jié)構(gòu)
9.2.3 接口的分類
9.2.4 IO的連接方式
9.2.5 IO設(shè)備的編址
9.3 輸入輸出數(shù)據(jù)傳輸控制方式概述
9.4 程序查詢控制方式
9.4.1 程序查詢控制方式的接口
9.4.2 設(shè)備狀態(tài)寄存器的格式
9.4.3 程序查詢方式數(shù)據(jù)輸入輸出流程
9.5 程序中斷控制方式
9.5.1 中斷的概念
9.5.2 中斷請求的建立與傳送
9.5.3 中斷響應(yīng)
9.5.4 中斷源識別以及獲得中斷服務(wù)程序人口地址的方法
9.5.5 中斷處理流程
9.6 DMA方式
9.6.1 DMA的基本概念
9.6.2 DMA傳送方式
9.6.3 DMA操作過程
9.6.4 DMA控制器的基本組成
9.6.5 選擇型和多路型DMA控制器
9.7 通道方式
9.7.1 通道概念
9.7.2 通道的類型
9.7.3 CPU對通道的控制
9.7.4 通道結(jié)構(gòu)的發(fā)展
9.8 輸入輸出設(shè)備
9.8.1 輸入輸出設(shè)備分類
9.8.2 輸入設(shè)備的工作原理
9.8.3 輸出設(shè)備
本章小結(jié)
習(xí)題9
課外實(shí)踐
參考文獻(xiàn)
讀者可參考的資源網(wǎng)站