數(shù)字邏輯

第1章　基礎(chǔ)概念　1
1.1　概述　1
1.2　基礎(chǔ)知識(shí)　2
1.2.1　脈沖信號(hào)　2
1.2.2　半導(dǎo)體的導(dǎo)電特性　4
1.2.3　二極管開關(guān)特性　8
1.2.4　三極管開關(guān)特性　10
1.2.5　三極管3種連接方法　13
1.3　邏輯門電路　14
1.3.1　DTL門電路　15
1.3.2　TTL門電路　16
1.3.3　CML門電路　18
1.4　邏輯代數(shù)與基本邏輯運(yùn)算　20
1.4.1　析取聯(lián)結(jié)詞與正“或”門電路　20
1.4.2　合取聯(lián)結(jié)詞與正“與”門電路　21
1.4.3　否定聯(lián)結(jié)詞與“非”門電路　22
1.4.4　復(fù)合邏輯門電路　22
1.4.5　雙條件聯(lián)結(jié)詞與“同或”電路　24
1.4.6　不可兼或聯(lián)結(jié)詞與“異或”電路　24
1.5　觸發(fā)器基本概念與分類　25
1.5.1　觸發(fā)器與時(shí)鐘　27
1.5.2　基本RS觸發(fā)器　27
1.5.3　可控RS觸發(fā)器　29
1.5.4　主從式JK觸發(fā)器　31
1.5.5　D型觸發(fā)器　34
1.5.6　T型觸發(fā)器　37
習(xí)題　38
第2章　數(shù)字編碼與邏輯代數(shù)　39
2.1　數(shù)字系統(tǒng)中的編碼表示　39
2.1.1　原碼、補(bǔ)碼、反碼　41
2.1.2　原碼、反碼、補(bǔ)碼的運(yùn)算舉例　47
2.1.3　基于計(jì)算性質(zhì)的幾種常用二-十進(jìn)制編碼　48
2.1.4　基于傳輸性質(zhì)的幾種可靠性編碼　51
2.2　邏輯代數(shù)基礎(chǔ)與邏輯函數(shù)化簡(jiǎn)　57
2.2.1　邏輯代數(shù)的基本定理和規(guī)則　57
2.2.2　邏輯函數(shù)及邏輯函數(shù)的表示方式　59
2.2.3　邏輯函數(shù)的標(biāo)準(zhǔn)形式　62
2.2.4　利用基本定理簡(jiǎn)化邏輯函數(shù)　66
2.2.5　利用卡諾圖簡(jiǎn)化邏輯函數(shù)　68
習(xí)題　74
第3章　數(shù)字系統(tǒng)基本概念　76
3.1　數(shù)字系統(tǒng)模型概述　76
3.1.1　組合邏輯模型　77
3.1.2　時(shí)序邏輯模型　77
3.2　組合邏輯模型結(jié)構(gòu)的數(shù)字系統(tǒng)分析與設(shè)計(jì)　81
3.2.1　組合邏輯功能部件分析　81
3.2.2　組合邏輯功能部件設(shè)計(jì)　85
3.3　時(shí)序邏輯模型下的數(shù)字系統(tǒng)分析與設(shè)計(jì)　92
3.3.1　同步與異步　93
3.3.2　同步數(shù)字系統(tǒng)功能部件分析　94
3.3.3　同步數(shù)字系統(tǒng)功能部件設(shè)計(jì)　99
3.3.4　異步數(shù)字系統(tǒng)分析與設(shè)計(jì)　114
3.4　基于中規(guī)模集成電路（MSI）的數(shù)字系統(tǒng)設(shè)計(jì)　126
3.4.1　中規(guī)模集成電路設(shè)計(jì)方法　126
3.4.2　中規(guī)模集成電路設(shè)計(jì)舉例　127
習(xí)題　138
第4章　可編程邏輯器件　142
4.1　可編程邏輯器件（PLD）演變　142
4.1.1　可編程邏輯器件（PLD）　144
4.1.2　可編程只讀存儲(chǔ)器（PROM）　146
4.1.3　現(xiàn)場(chǎng)可編程邏輯陣列（FPLA）　148
4.1.4　可編程陣列邏輯（PAL）　149
4.1.5　通用陣列邏輯（GAL）　152
4.2　可編程器件設(shè)計(jì)　160
4.2.1　可編程器件開發(fā)工具演變　160
4.2.2　可編程器件設(shè)計(jì)過程與舉例　160
4.3　兩種常用的HDPLD可編程邏輯器件　164
4.3.1　按集成度分類的可編程邏輯器件　164
4.3.2　CPLD可編程器件　165
4.3.3　FPGA可編程器件　169
習(xí)題　173
第5章　VHDL基礎(chǔ)　175
5.1　VHDL簡(jiǎn)介　175
5.2　VHDL程序結(jié)構(gòu)　176
5.2.1　實(shí)體　176
5.2.2　結(jié)構(gòu)體　180
5.2.3　程序包　183
5.2.4　庫(kù)　184
5.2.5　配置　186
5.2.6　VHDL子程序　187
5.3　VHDL中結(jié)構(gòu)體的描述方式　190
5.3.1　結(jié)構(gòu)體的行為描述方式　190
5.3.2　結(jié)構(gòu)體的數(shù)據(jù)流描述方式　192
5.3.3　結(jié)構(gòu)體的結(jié)構(gòu)描述方式　192
5.4　VHDL要素　195
5.4.1　VHDL文字規(guī)則　195
5.4.2　VHDL中的數(shù)據(jù)對(duì)象　196
5.4.3　VHDL中的數(shù)據(jù)類型　197
5.4.4　VHDL的運(yùn)算操作符　201
5.4.5　VHDL的預(yù)定義屬性　203
5.5　VHDL的順序描述語(yǔ)句　205
5.5.1　wait等待語(yǔ)句　205
5.5.2　賦值語(yǔ)句　206
5.5.3　轉(zhuǎn)向控制語(yǔ)句　207
5.5.4　空語(yǔ)句　212
5.6　VHDL的并行描述語(yǔ)句　212
5.6.1　并行信號(hào)賦值語(yǔ)句　212
5.6.2　塊語(yǔ)句　217
5.6.3　進(jìn)程語(yǔ)句　217
5.6.4　生成語(yǔ)句　219
5.6.5　元件例化語(yǔ)句　221
5.6.6　時(shí)間延遲語(yǔ)句　222
習(xí)題　223
第6章　數(shù)字系統(tǒng)功能模塊設(shè)計(jì)　255
6.1　數(shù)字系統(tǒng)功能模塊　225
6.1.1　功能模塊概念　225
6.1.2　功能模塊外特性及設(shè)計(jì)過程　226
6.2　基于組合邏輯模型下的VHDL設(shè)計(jì)　226
6.2.1　基本邏輯門電路設(shè)計(jì)　226
6.2.2　比較器設(shè)計(jì)　229
6.2.3　代碼轉(zhuǎn)換器設(shè)計(jì)　231
6.2.4　多路選擇器與多路分配器設(shè)計(jì)　232
6.2.5　運(yùn)算類功能部件設(shè)計(jì)　233
6.2.6　譯碼器設(shè)計(jì)　237
6.2.7　總線隔離器設(shè)計(jì)　238
6.3　基于時(shí)序邏輯模型下的VHDL設(shè)計(jì)　240
6.3.1　寄存器設(shè)計(jì)　240
6.3.2　計(jì)數(shù)器設(shè)計(jì)　242
6.3.3　并/串轉(zhuǎn)換器設(shè)計(jì)　245
6.3.4　串/并轉(zhuǎn)換器設(shè)計(jì)　246
6.3.5　七段數(shù)字顯示器（LED）原理分析與設(shè)計(jì)　247
6.4　復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)舉例　250
6.4.1　高速傳輸通道設(shè)計(jì)　250
6.4.2　多處理機(jī)共享數(shù)據(jù)保護(hù)鎖設(shè)計(jì)　257
習(xí)題　265
第7章　系統(tǒng)集成　266
7.1　系統(tǒng)集成基礎(chǔ)知識(shí)　266
7.1.1　系統(tǒng)集成概念　266
7.1.2　系統(tǒng)層次結(jié)構(gòu)模式　268
7.1.3　系統(tǒng)集成步驟　269
7.2　系統(tǒng)集成規(guī)范　271
7.2.1　基于總線方式的互連結(jié)構(gòu)　271
7.2.2　路由協(xié)議　276
7.2.3　系統(tǒng)安全規(guī)范與防御　281
7.2.4　時(shí)間同步　283
7.3　數(shù)字系統(tǒng)的非功能設(shè)計(jì)　286
7.3.1　數(shù)字系統(tǒng)中信號(hào)傳輸競(jìng)爭(zhēng)與險(xiǎn)象　286
7.3.2　故障注入　288
7.3.3　數(shù)字系統(tǒng)測(cè)試　290
7.3.4　低能耗系統(tǒng)與多時(shí)鐘技術(shù)　292
習(xí)題　295