CPLD入門與實踐

前言
第1章 可編程邏輯器件簡介
1.1 可編程邏輯器件的發(fā)展歷程
1.2 可編程邏輯器件的基本結(jié)構(gòu)
1.3 可編程邏輯器件的特點及分類
1.4 可編程邏輯器件的邏輯約定方法
第2章 CPLD／FPGA的結(jié)構(gòu)與特性
2.1 CPLD結(jié)構(gòu)簡介
2.1.1 宏單元
2.1.2 可編程I／O單元
2.1.3 可編程連線陣列(PIA)
2.2 基于乘積項的CPLD原理與結(jié)構(gòu)
2.3 基于乘積項的CPLD邏輯實現(xiàn)方式
2.4 基于查找表的FPGA原理與結(jié)構(gòu)
2.5 基于查找表結(jié)構(gòu)的FPGA邏輯實現(xiàn)方式
2.6 CPLD與FPGA的區(qū)別
2.6.1 邏輯單元的區(qū)別
2.6.2 互連方式的區(qū)別
2.6.3 編程方式的區(qū)別
2.6.4 編程方式及次數(shù)的區(qū)別
2.6.5 集成度的區(qū)別
2.6.6 使用方便性的區(qū)別
2.6.7 工作速度的區(qū)別
2.6.8 功耗的區(qū)別
2.6.9 保密性的區(qū)別
第3章 Xilinx公司的XC9500系列CPLD
3.1 XC9500系列CPLD結(jié)構(gòu)及特性簡介
3.1.1 功能模塊(FB)
3.1.2 宏單元
3.1.3 乘積項分配器
3.1.4 FastCONNECT開關(guān)矩陣
3.1.5 I／O模塊
3.1.6 其他特性
3.2 XC95108 CPLD的主要特點
第4章 CPLD的設(shè)計流程與設(shè)計語言
4.1 設(shè)計輸入
4.1.1 原理圖設(shè)計方式
4.1.2 VHDL語言設(shè)計方式
4.1.3 Verilog HDL語言設(shè)計方式
4.1.4 Verilog HDL與VHDL的比較
4.2 綜合
4.3 器件適配
4.4 仿真
4.5 編程下載
第5章 CPLD學(xué)習(xí)開發(fā)器材介紹
5.1 Xilinx的集成開發(fā)軟件Xilinx ISE
5.2 Keil C51 Windows集成開發(fā)環(huán)境
5.3 MCU & CPLD DEMO綜合試驗板
5.4 Xilinx并口下載器
5.5 單片機USB程序下載器
5.6 9V高穩(wěn)定專用穩(wěn)壓電源
第6章 開發(fā)軟件Keil C51及Xilinx ISE的安裝
6.1 Keil C51集成開發(fā)軟件安裝
6.2 Xilinx集成開發(fā)軟件Xilinx ISE9.1i的安裝
6.3 USBasp下載器軟件的安裝及使用
6.3.1 USBasp下載器軟件的安裝
6.3.2 USBasp下載器的使用
第7章 入門的第一個實驗程序
7.1 新建項目
7.2 設(shè)計輸入
7.3 鎖定引腳
……
第8章 Verllog HDL硬件描述語言
第9章 基本邏輯門電路的實踐
第10章 組合邏輯電路的設(shè)計實驗
第11章 觸發(fā)器的實踐
第12章 時序邏輯電路的設(shè)計實驗
第13章 用XC95108芯片進行多種設(shè)計實驗
第14章 CPLD與單片機的雙向數(shù)據(jù)接口及應(yīng)用
參考文獻