數(shù)字邏輯電路設(shè)計(jì)（第二版）

第1章 數(shù)字系統(tǒng)與編碼
1.1 數(shù)字系統(tǒng)中的進(jìn)位制
1.1.1 數(shù)制
1.1.2 數(shù)制轉(zhuǎn)換
1.2 數(shù)字系統(tǒng)中的編碼
1.2.1 帶符號數(shù)的代碼表示
1.2.2 十進(jìn)制數(shù)的二進(jìn)制編碼
1.2.3 可靠性編碼
1.2.4 字符編碼
1.3 小結(jié)
1.4 習(xí)題與思考題
第2章 門電路
2.1 數(shù)字信號基礎(chǔ)
2.1.1 脈沖信號
2.1.2 邏輯電平與正、負(fù)邏輯
2.2 半導(dǎo)體器件的開關(guān)特性
2.2.1 二極管的開關(guān)特性
2.2.2 三極管的開關(guān)特性
2.2.3 MOS管的開關(guān)特性
2.3 基本邏輯門電路
2.3.1 與門、或門和非門
2.3.2 復(fù)合門
2.3.3 三態(tài)門與傳輸門
2.4 TTL集成門電路
2.4.1 數(shù)字集成電路的分類
2.4.2 TTL與非門
2.4.3 集電極開路的與非門
2.4.4 TTL門電路使用注意事項(xiàng)
2.5 CMOS集成門電路
2.5.1 CMOS非門
2.5.2 CMOS與非門
2.5.3 CMOS或非門
2.5.4 CMOS三態(tài)門
2.5.5 CMOS門電路的特點(diǎn)與使用注意事項(xiàng)
2.6 TTL電路與CMOS電路之間的接口電路
2.6.1 三極管組成的接口電路
2.6.2 其他接口電路
2.7 小結(jié)
2.8 習(xí)題與思考題
第3章 組合邏輯的分析與設(shè)計(jì)
3.1 邏輯代數(shù)基礎(chǔ)
3.1.1 邏輯變量及基本邏輯運(yùn)算
3.1.2 邏輯代數(shù)的基本公式、定理與規(guī)則
3.1.3 邏輯函數(shù)及其表達(dá)式
3.2 邏輯函數(shù)的化簡
3.2.1 代數(shù)化簡法
3.2.2 卡諾圖化簡法
3.2.3 列表化簡法（Q-M法）
3.2.4 邏輯函數(shù)化簡中兩個實(shí)際問題
3.3 組合邏輯電路的分析
3.3.1 組合邏輯電路分析的一般方法
3.3.2 組合邏輯電路分析舉例
3.4 組合邏輯電路的設(shè)計(jì)
3.4.1 組合邏輯電路設(shè)計(jì)的一般方法
3.4.2 組合邏輯電路設(shè)計(jì)中應(yīng)考慮的問題
3.5 組合邏輯電路設(shè)計(jì)舉例及其VHDL描述
3.5.1 VHDL概述
3.5.2 半加器和全加器的設(shè)計(jì)
3.5.3 BCD碼編碼器和七段顯示譯碼器的設(shè)計(jì)
3.5.4 代碼轉(zhuǎn)換器的設(shè)計(jì)
3.6 組合邏輯電路中的競爭與險象
3.6.1 競爭與險象的產(chǎn)生
3.6.2 險象的分類
3.6.3 險象的判斷
3.6.4 險象的消除
3.7 小結(jié)
3.8 習(xí)題與思考題
第4章 觸發(fā)器
4.1 雙穩(wěn)態(tài)觸發(fā)器
4.1.1 RS觸發(fā)器
4.1.2 JK觸發(fā)器
4.1.3 D觸發(fā)器
4.1.4 T觸發(fā)器
4.1.5 觸發(fā)器的時間參數(shù)
4.2 單穩(wěn)態(tài)觸發(fā)器
4.3 多諧振蕩器
4.3.1 RC環(huán)形多諧振蕩器
4.3.2 石英晶體構(gòu)成的多諧振蕩器
4.4 施密特觸發(fā)器
4.5 小結(jié)
4.6 習(xí)題與思考題
第5章 時序邏輯的分析與設(shè)計(jì)
5.1 時序邏輯電路的結(jié)構(gòu)與類型
5.1.1 Mealy型電路
5.1.2 Moore型電路
5.2 同步時序邏輯電路的分析
5.2.1 同步時序邏輯電路的分析方法
5.2.2 常用同步時序邏輯電路
5.3 同步時序邏輯電路的設(shè)計(jì)
5.3.1 建立原始狀態(tài)表
5.3.2 狀態(tài)表的化簡
5.3.3 狀態(tài)分配
5.3.4 求激勵函數(shù)和輸出函數(shù)
5.4 VHDL時序電路設(shè)計(jì)特點(diǎn)
5.4.1 電路的時鐘控制
5.4.2 狀態(tài)圖的VHDL描述
5.5 同步時序邏輯電路設(shè)計(jì)舉例
5.6 小結(jié)
5.7 習(xí)題與思考題
第6章 集成電路的邏輯設(shè)計(jì)與可編程邏輯器件
6.1 常用中規(guī)模通用集成電路
6.1.1 二進(jìn)制并行加法器
6.1.2 譯碼器和編碼器
6.1.3 多路選擇器和多路分配器
6.1.4 數(shù)值比較器
6.1.5 奇偶發(fā)生/校驗(yàn)器
6.2 半導(dǎo)體存儲器
6.2.1 概述
6.2.2 隨機(jī)讀寫存儲器
6.2.3 只讀存儲器ROM
6.3 可編程邏輯器件
6.3.1 PLD概述
6.3.2 可編程邏輯器件PROM
6.3.3 可編程邏輯陣列PLA
6.3.4 可編程陣列邏輯PAL
6.3.5 通用陣列邏輯GAL
6.4 小結(jié)
6.5 習(xí)題與思考題
第7章 高密度可編程器件
7.1 在系統(tǒng)可編程技術(shù)
7.2 ISP器件的結(jié)構(gòu)與原理
7.3 在系統(tǒng)編程原理
7.3.1 ISP器件編程元件的物理布局
7.3.2 ISP編程接口
7.3.3 ISP器件的編程方式
7.4 FPGA器件
7.4.1 Xilinx XC4000 FPGA系列
7.4.2 XC4000系列FPGA的基本結(jié)構(gòu)以及工作原理
7.4.3 XC4000系列FPGA的配置模式
7.4.4 XC4000系列FPGA的配置過程
7.4.5 Altera的FLEX10K系列器件
7.5 小結(jié)
7.6 習(xí)題與思考題
第8章 數(shù)字系統(tǒng)設(shè)計(jì)方法及實(shí)例分析
8.1 數(shù)字系統(tǒng)的基本概念及設(shè)計(jì)方法
8.1.1 數(shù)字系統(tǒng)的基本模型
8.1.2 數(shù)字系統(tǒng)設(shè)計(jì)的描述工具
8.1.3 數(shù)字系統(tǒng)設(shè)計(jì)方法
8.2 常用數(shù)字系統(tǒng)開發(fā)軟件介紹
8.2.1 MAXPLUS Ⅱ
8.2.2 QUARTUS Ⅱ
8.3 數(shù)字電路基礎(chǔ)實(shí)驗(yàn)舉例
8.3.1 半加器和全加器的設(shè)計(jì)
8.3.2 四位全加器的設(shè)計(jì)
8.3.3 BCD碼加法器的設(shè)計(jì)
8.3.4 7人表決電路的設(shè)計(jì)
8.3.5 同步十進(jìn)制加法計(jì)數(shù)器74160的實(shí)現(xiàn)
8.3.6 1111序列檢測器的設(shè)計(jì)
8.3.7 簡易數(shù)字鐘的設(shè)計(jì)
8.4 數(shù)字系統(tǒng)綜合設(shè)計(jì)舉例
8.4.1 多功能數(shù)字鐘
8.4.2 交通燈控制器
8.4.3 電子密碼鎖的設(shè)計(jì)
8.5 小結(jié)
8.6 習(xí)題與思考題
參考文獻(xiàn)