數(shù)字邏輯電路設計（第二版）

定　價：￥35.00

作　者：	鮑可進，趙念強，趙不賄編著
出版社：	清華大學出版社
叢編項：
標　簽：	基本電子電路

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ISBN：	9787302217930	出版時間：	2004-02-01	包裝：	平裝
開本：	16開	頁數(shù)：	350	字數(shù)：

內容簡介

　　鮑可進、趙念強等編著的這本《數(shù)字邏輯電路設計（第二版）》從數(shù)字電路的基礎知識出發(fā)，介紹數(shù)制和編碼、邏輯代數(shù)、門電路、組合邏輯、時序邏輯、硬件描述語言（VHDL）、可編程器件（PLD、CPLD、HDPLD和FPGA）、在系統(tǒng)編程技術（ISP）及EDA技術的設計思想等內容。用VHDL硬件描述語言來描述電路的設計。每章末尾都有小結章節(jié)并附有一定數(shù)量的習題與思考題。最后一章還介紹了MAXPLUS Ⅱ和QUARTUS Ⅱ軟件的使用方法及相關實驗項目。提供全部內容的PPT教案。《數(shù)字邏輯電路設計（第二版）》本書可作為高等院校計算機、通信、電子信息、自動化等專業(yè)的“數(shù)字邏輯”課程的教材，也可作為相關技術人員的參考書。

作者簡介

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圖書目錄

第1章數(shù)字系統(tǒng)與編碼
1.1 數(shù)字系統(tǒng)中的進位制
1.1.1 數(shù)制
1.1.2 數(shù)制轉換
1.2 數(shù)字系統(tǒng)中的編碼
1.2.1 帶符號數(shù)的代碼表示
1.2.2 十進制數(shù)的二進制編碼
1.2.3 可靠性編碼
1.2.4 字符編碼
1.3 小結
1.4 習題與思考題
第2章門電路
2.1 數(shù)字信號基礎
2.1.1 脈沖信號
2.1.2 邏輯電平與正、負邏輯
2.2 半導體器件的開關特性
2.2.1 二極管的開關特性
2.2.2 三極管的開關特性
2.2.3 MOS管的開關特性
2.3 基本邏輯門電路
2.3.1 與門、或門和非門
2.3.2 復合門
2.3.3 三態(tài)門與傳輸門
2.4 TTL集成門電路
2.4.1 數(shù)字集成電路的分類
2.4.2 TTL與非門
2.4.3 集電極開路的與非門
2.4.4 TTL門電路使用注意事項
2.5 CMOS集成門電路
2.5.1 CMOS非門
2.5.2 CMOS與非門
2.5.3 CMOS或非門
2.5.4 CMOS三態(tài)門
2.5.5 CMOS門電路的特點與使用注意事項
2.6 TTL電路與CMOS電路之間的接口電路
2.6.1 三極管組成的接口電路
2.6.2 其他接口電路
2.7 小結
2.8 習題與思考題
第3章組合邏輯的分析與設計
3.1 邏輯代數(shù)基礎
3.1.1 邏輯變量及基本邏輯運算
3.1.2 邏輯代數(shù)的基本公式、定理與規(guī)則
3.1.3 邏輯函數(shù)及其表達式
3.2 邏輯函數(shù)的化簡
3.2.1 代數(shù)化簡法
3.2.2 卡諾圖化簡法
3.2.3 列表化簡法（Q-M法）
3.2.4 邏輯函數(shù)化簡中兩個實際問題
3.3 組合邏輯電路的分析
3.3.1 組合邏輯電路分析的一般方法
3.3.2 組合邏輯電路分析舉例
3.4 組合邏輯電路的設計
3.4.1 組合邏輯電路設計的一般方法
3.4.2 組合邏輯電路設計中應考慮的問題
3.5 組合邏輯電路設計舉例及其VHDL描述
3.5.1 VHDL概述
3.5.2 半加器和全加器的設計
3.5.3 BCD碼編碼器和七段顯示譯碼器的設計
3.5.4 代碼轉換器的設計
3.6 組合邏輯電路中的競爭與險象
3.6.1 競爭與險象的產生
3.6.2 險象的分類
3.6.3 險象的判斷
3.6.4 險象的消除
3.7 小結
3.8 習題與思考題
第4章觸發(fā)器
4.1 雙穩(wěn)態(tài)觸發(fā)器
4.1.1 RS觸發(fā)器
4.1.2 JK觸發(fā)器
4.1.3 D觸發(fā)器
4.1.4 T觸發(fā)器
4.1.5 觸發(fā)器的時間參數(shù)
4.2 單穩(wěn)態(tài)觸發(fā)器
4.3 多諧振蕩器
4.3.1 RC環(huán)形多諧振蕩器
4.3.2 石英晶體構成的多諧振蕩器
4.4 施密特觸發(fā)器
4.5 小結
4.6 習題與思考題
第5章時序邏輯的分析與設計
5.1 時序邏輯電路的結構與類型
5.1.1 Mealy型電路
5.1.2 Moore型電路
5.2 同步時序邏輯電路的分析
5.2.1 同步時序邏輯電路的分析方法
5.2.2 常用同步時序邏輯電路
5.3 同步時序邏輯電路的設計
5.3.1 建立原始狀態(tài)表
5.3.2 狀態(tài)表的化簡
5.3.3 狀態(tài)分配
5.3.4 求激勵函數(shù)和輸出函數(shù)
5.4 VHDL時序電路設計特點
5.4.1 電路的時鐘控制
5.4.2 狀態(tài)圖的VHDL描述
5.5 同步時序邏輯電路設計舉例
5.6 小結
5.7 習題與思考題
第6章集成電路的邏輯設計與可編程邏輯器件
6.1 常用中規(guī)模通用集成電路
6.1.1 二進制并行加法器
6.1.2 譯碼器和編碼器
6.1.3 多路選擇器和多路分配器
6.1.4 數(shù)值比較器
6.1.5 奇偶發(fā)生/校驗器
6.2 半導體存儲器
6.2.1 概述
6.2.2 隨機讀寫存儲器
6.2.3 只讀存儲器ROM
6.3 可編程邏輯器件
6.3.1 PLD概述
6.3.2 可編程邏輯器件PROM
6.3.3 可編程邏輯陣列PLA
6.3.4 可編程陣列邏輯PAL
6.3.5 通用陣列邏輯GAL
6.4 小結
6.5 習題與思考題
第7章高密度可編程器件
7.1 在系統(tǒng)可編程技術
7.2 ISP器件的結構與原理
7.3 在系統(tǒng)編程原理
7.3.1 ISP器件編程元件的物理布局
7.3.2 ISP編程接口
7.3.3 ISP器件的編程方式
7.4 FPGA器件
7.4.1 Xilinx XC4000 FPGA系列
7.4.2 XC4000系列FPGA的基本結構以及工作原理
7.4.3 XC4000系列FPGA的配置模式
7.4.4 XC4000系列FPGA的配置過程
7.4.5 Altera的FLEX10K系列器件
7.5 小結
7.6 習題與思考題
第8章數(shù)字系統(tǒng)設計方法及實例分析
8.1 數(shù)字系統(tǒng)的基本概念及設計方法
8.1.1 數(shù)字系統(tǒng)的基本模型
8.1.2 數(shù)字系統(tǒng)設計的描述工具
8.1.3 數(shù)字系統(tǒng)設計方法
8.2 常用數(shù)字系統(tǒng)開發(fā)軟件介紹
8.2.1 MAXPLUS Ⅱ
8.2.2 QUARTUS Ⅱ
8.3 數(shù)字電路基礎實驗舉例
8.3.1 半加器和全加器的設計
8.3.2 四位全加器的設計
8.3.3 BCD碼加法器的設計
8.3.4 7人表決電路的設計
8.3.5 同步十進制加法計數(shù)器74160的實現(xiàn)
8.3.6 1111序列檢測器的設計
8.3.7 簡易數(shù)字鐘的設計
8.4 數(shù)字系統(tǒng)綜合設計舉例
8.4.1 多功能數(shù)字鐘
8.4.2 交通燈控制器
8.4.3 電子密碼鎖的設計
8.5 小結
8.6 習題與思考題
參考文獻