基于FPGA的計算機體系結(jié)構(gòu)實踐教程

第1章　緒論
　1.1計算機系統(tǒng)的組成
　　1.1.1計算機硬件的組成
　　1.1.2計算機軟件的組成
　1.2計算機系統(tǒng)的層次結(jié)構(gòu)
　　1.2.1計算機系統(tǒng)的多級層次結(jié)構(gòu)
　　1.2.2軟件與硬件的邏輯等價性
　1.3計算機的工作過程
第2章　并行計算機體系結(jié)構(gòu)
　2.1并行的概念
　2.2提高并行性的技術(shù)途徑
　2.3并行計算機系統(tǒng)的性能度量
　　2.3.1計算機的速度
　　2.3.2并行計算機的速度
　　2.3.3并行計算機的加速比和效率
　2.4并行計算機的發(fā)展
第3章　常用fpga開發(fā)工具
　3.1硬件開發(fā)工具quartus ⅱ 8.0
　　3.1.1quartus ⅱ 8.0簡介
　　3.1.2quartus ⅱ 8.0設(shè)計流程
　　3.1.3quartus ⅱ設(shè)計方法
　　3.1.4quartus ⅱ功能詳解
　　3.1.5時序約束與分析
　　3.1.6設(shè)計優(yōu)化
　　3.1.7signaltap ⅱ
　　3.1.8實例講解
　3.2modelsim仿真工具
　　3.2.1modelsim簡介
　　3.2.2基本仿真步驟
　　3.2.3modelsim各界面介紹
　　3.2.4modelsim調(diào)試功能
　　3.2.5實例講解
第4章　計算機體系結(jié)構(gòu)基礎(chǔ)實驗
　4.1運算器
　　4.1.1基本運算器實驗
　　4.1.2多通路的運算器與寄存器堆設(shè)計實驗
　4.2存儲系統(tǒng)
　　4.2.1fifo先進先出存儲器實驗
　　4.2.2cache控制器設(shè)計實驗
　4.3指令系統(tǒng)
　　4.3.1基于cisc技術(shù)的模型計算機設(shè)計實驗
　　4.3.2基于risc技術(shù)的模型計算機設(shè)計實驗
第5章　基于fpga的并行開發(fā)實例
　5.14位二進制并行加法器設(shè)計實例
　5.216位乘法器實驗
　5.36位并行優(yōu)化平方器實驗
　5.4并行優(yōu)化的3×3矩陣乘法器
　5.5簡單循環(huán)冗余校驗并行運算
　5.6rake接收機的設(shè)計實驗
　5.7簡單并行cordic算法的設(shè)計
　5.8基于fpga實現(xiàn)的多路pwm設(shè)計
　5.9基于fpga的并行dds
　5.10并行結(jié)構(gòu)fir濾波器
　5.11并行iir濾波器的實驗設(shè)計
　5.123des加/解密流水線模式的設(shè)計
第6章　并行計算機設(shè)計
　6.1以時間并行性為特征的計算機系統(tǒng)
　　6.1.1具有指令預(yù)取功能的模型機設(shè)計實驗
　　6.1.2具有三級流水的模型機設(shè)計實驗
　6.2以指令并行性為特征的計算機系統(tǒng)
　　6.2.1超標量處理機
　　6.2.2具有兩條流水線的超標量模型機設(shè)計實驗
附錄實驗硬件平臺及軟件環(huán)境使用說明
　附錄atd-cma系統(tǒng)硬件環(huán)境
　附錄b軟件使用說明
　附錄cde2開發(fā)平臺
　附錄d實用芯片介紹
參考文獻