CPLD/FPGA技術應用

學習項目1  譯碼器設計應用
  教學導航1
  1.1  EDA技術的特點與發(fā)展趨勢
    1.1.1  EDA技術的發(fā)展歷史
    1.1.2  EDA技術的特點
    1.1.3  EDA技術的發(fā)展趨勢
  1.2  譯碼器邏輯功能分析
    1.2.1  譯碼器的邏輯功能
    1.2.2  譯碼器的擴展及應用
  1.3  譯碼器原理圖輸入設計
    1.3.1  EDA開發(fā)軟件——QuartusⅡ
    1.3.2  編輯文件
    1.3.3  創(chuàng)建工程
    1.3.4  編譯
    1.3.5  仿真
    1.3.6  引腳設置與下載
  操作測試1  原理圖方式輸入電路的功能分析
  習題1
學習項目2  頻率計設計應用
  教學導航2
  2.1  可編程邏輯器件基礎
    2.1.1  可編程邏輯器件的特點及分類
    2.1.2  PLD中陣列的表示方法
    2.1.3  CPLD的結構和工作原理
    2.1.4  FPGA的結構和工作原理
    2.1.5  CLPD/FPGA產(chǎn)品系列
  2.2  頻率計邏輯功能分析
    2.2.1  測頻控制電路
    2.2.2  有時鐘使能的2位十進制計數(shù)器
    2.2.3  鎖存、譯碼顯示電路
  2.3  頻率計原理圖輸入設計
    2.3.1  2位十進制計數(shù)器
    2.3.2  頻率計頂層電路設計
    2.3.3  引腳設置與下載
  操作測試2  用原理圖輸入法設計8位全加器
  習題2
學習項目3  數(shù)據(jù)選擇器設計應用
  教學導航3
  3.1  VHDL語言的特點與結構
    3.1.1  VHDL語言的特點
    3.1.2  VHDL程序的基本結構
  3.2  數(shù)據(jù)選擇器邏輯功能分析
    3.2.1  數(shù)據(jù)選擇器的邏輯功能
    3.2.2  數(shù)據(jù)選擇器的擴展及其應用
  3.3  數(shù)據(jù)選擇器VHDL設計
    3.3.1  2選1數(shù)據(jù)選擇器的VHDL描述
    3.3.2  2選1數(shù)據(jù)選擇器的語言現(xiàn)象說明
  3.4  數(shù)據(jù)選擇器文本輸入設計
    3.4.1  編輯文件
    3.4.2  創(chuàng)建工程
    3.4.3  編譯
    3.4.4  仿真
    3.4.5  應用RTL電路觀察器
    3.4.6  硬件測試
  操作測試3  優(yōu)先編碼器的VHDL設計
  習題3
學習項目4  全加器設計應用
  教學導航4
  4.1  VHDL數(shù)據(jù)結構
    4.1.1  VHDL語言的標識符和數(shù)據(jù)對象
    4.1.2  數(shù)據(jù)類型、表達式
  4.2  全加器邏輯功能分析
    4.2.1  全加器的邏輯功能
    4.2.2  全加器的擴展及應用
  4.3  半加器的VHDL語言設計
    4.3.1  半加器與或門描述
    4.3.2  半加器與或門的語言現(xiàn)象說明
  4.4  全加器VHDL語言設計
    4.4.1  全加器描述
    4.4.2  全加器的語言現(xiàn)象說明
  操作測試4  全減器的VHDL設計
  習題4
學習項目5  寄存器設計應用
  教學導航5
  5.1  寄存器邏輯功能分析
    5.1.1  基本寄存器的邏輯功能
    5.1.2  寄存器的擴展及應用
  5.2  寄存器VHDL語言設計
    5.2.1  D觸發(fā)器的VHDL描述
    5.2.2  D觸發(fā)器的語言現(xiàn)象說明
    5.2.3  實現(xiàn)時序電路的不同表述
    5.2.4  異步時序電路設計
  5.3  移位寄存器VHDL語言設計
    5.3.1  移位寄存器的描述
    5.3.2  移位寄存器的語言現(xiàn)象說明
  操作測試5  JK觸發(fā)器的VHDL設計
  習題5
學習項目6  計數(shù)器設計應用
  教學導航6
  6.1  計數(shù)器邏輯功能分析
    6.1.1  各種類型計數(shù)器的邏輯功能
    6.1.2  計數(shù)器的擴展及應用
  6.2  4位二進制加法計數(shù)器設計
    6.2.1  4位二進制加法計數(shù)器的語言現(xiàn)象說明
    6.2.2  整數(shù)類型
    6.2.3  計數(shù)器設計的其他表述方法
  6.3  一般加法計數(shù)器設計
    6.3.1  十進制加法計數(shù)器設計
    6.3.2  六十進制加法計數(shù)器設計
    6.3.3  可作計數(shù)器使用的移位寄存器設計
  操作測試6  任意進制計數(shù)器的VHDL設計
  習題6
附錄A  GW48CK/PK2/PK3/PK4 系統(tǒng)萬能接插口與結構圖信號/芯片引腳對照表
參考文獻