ModelSim電子系統(tǒng)分析及仿真

第1章 概述
1.1 IC設(shè)計(jì)與ModelSim
1.1.1 IC設(shè)計(jì)基本流程
1.1.2 ModelSim概述
1.2 ModelSim應(yīng)用基本流程
1.2.1 創(chuàng)建工程及工程庫(kù)
1.2.2 創(chuàng)建新文件
1.2.3 加載設(shè)計(jì)文件
1.2.4 編譯源文件
1.2.5 運(yùn)行仿真
1.2.6 查看結(jié)果
1.2.7 工程調(diào)試
第2章 操作界面
2.1 整體界面
2.2 菜單欄
2.2.1 File菜單
2.2.2 Edit菜單
2.2.3 View菜單
2.2.4 Format菜單
2.2.5 Compile菜單
2.2.6 Simulate菜單
2.2.7 Add菜單
2.2.8 Tools菜單
2.2.9 Window菜單
2.2.10 Help菜單
2.3 工具欄
2.4 工作區(qū)
2.5 命令窗口
2.6 MDI窗口
2.6.1 源文件窗口
2.6.2 波形窗口
2.6.3 列表窗口
2.6.4 數(shù)據(jù)流窗口
2.6.5 屬性窗口
2.6.6 進(jìn)程窗口
2.6.7 對(duì)象窗口
2.6.8 存儲(chǔ)器窗口
2.7 界面的設(shè)置
2.7.1 定制用戶界面
2.7.2 設(shè)置界面參數(shù)
第3章 工程和庫(kù)
3.1 ModelSim工程
3.1.1 刪除原有工程
3.1.2 開始一個(gè)新工程
3.1.3 工程標(biāo)簽
3.1.4 工程編譯
3.1.5 仿真環(huán)境配置
3.1.6 工程文件組織
3.1.7 工程及文件屬性設(shè)置
實(shí)例3-1 工程文件管理
3.2 ModelSim庫(kù)
3.2.1 概述
3.2.2 庫(kù)的創(chuàng)建及管理
3.2.3 資源庫(kù)管理
3.2.4 導(dǎo)入FPGA的庫(kù)
第4章 ModelSim對(duì)不同語言的仿真
4.1 VHDL仿真
4.1.1 VHDL文件編譯
4.1.2 VHDL設(shè)計(jì)優(yōu)化
4.1.3 VHDL設(shè)計(jì)仿真
4.1.4 還原點(diǎn)和仿真恢復(fù)
4.1.5 TEXTIO的使用
實(shí)例4-1 VHDL設(shè)計(jì)的仿真全過程
4.2 Verilog仿真
4.2.1 Verilog文件編譯
4.2.2 Verilog設(shè)計(jì)優(yōu)化
4.2.3 Verilog設(shè)計(jì)仿真
4.2.4 還原點(diǎn)和仿真恢復(fù)
4.2.5 單元庫(kù)
4.2.6 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
4.2.7 編譯指令
實(shí)例4-2 32位浮點(diǎn)乘法器的Verilog仿真過程
4.3 SystemC仿真
4.3.1 概述
4.3.2 SystemC文件的編譯和鏈接
4.3.3 設(shè)計(jì)仿真和調(diào)試
4.3.4 常見錯(cuò)誤
4.4 混合語言仿真
4.4.1 編譯過程與公共設(shè)計(jì)庫(kù)
4.4.2 映射數(shù)據(jù)類型
4.4.3 VHDL調(diào)用Verilog
4.4.4 Verilog調(diào)用VHDL
4.4.5 SystemC調(diào)用Verilog
4.4.6 Verilog調(diào)用SystemC
4.4.7 SystemC調(diào)用VHDL
4.4.8 VHDL調(diào)用SystemC
第5章 利用ModelSim進(jìn)行仿真分析
5.1 仿真概述
5.2 WLF文件和虛擬對(duì)象
5.2.1 保存仿真狀態(tài)
5.2.2 Dataset結(jié)構(gòu)
5.2.3 Dataset管理
5.2.4 虛擬對(duì)象
5.3 利用波形編輯器產(chǎn)生激勵(lì)
5.3.1 創(chuàng)建波形
5.3.2 編輯波形
5.3.3 導(dǎo)出激勵(lì)文件并使用
5.4 采用描述語言生成激勵(lì)
5.5 ModelSim波形分析
5.5.1 波形窗口和列表窗口
5.5.2 時(shí)間標(biāo)記
5.5.3 窗口的縮放
5.5.4 在窗口中搜索
5.5.5 窗口的格式編排
5.5.6 波形和列表的保存
5.5.7 信號(hào)總線
5.5.8 其他功能
5.5.9 波形比較
5.6 存儲(chǔ)器的查看和操作
5.6.1 存儲(chǔ)器的查看
5.6.2 存儲(chǔ)數(shù)據(jù)的導(dǎo)出
5.6.3 存儲(chǔ)器初始化
5.6.4 存儲(chǔ)器調(diào)試
5.7 數(shù)據(jù)流窗口的使用
5.7.1 概述
5.7.2 設(shè)計(jì)連通性分析
5.7.3 信號(hào)追蹤和查找
5.7.4 設(shè)置和保存打印
5.8 綜合實(shí)例
實(shí)例5-1 三分頻時(shí)鐘的分析
實(shí)例5-2 同步FIFO的仿真分析
實(shí)例5-3 基2的SRT除法器的仿真分析
第6章 ModelSim的協(xié)同仿真
6.1 ModelSim與Debussy的協(xié)同仿真
6.1.1 Debussy工具介紹
6.1.2 Debussy配置方法
實(shí)例6-1 與Debussy的協(xié)同仿真
6.2 ModelSim與Matlab的協(xié)同仿真
6.2.1 簡(jiǎn)介
實(shí)例6-2 與Matlab的協(xié)同仿真
實(shí)例6-3 與Simulink的協(xié)同仿真
第7章 ModelSim對(duì)不同公司器件的后仿真
7.1 ModelSim對(duì)Altera器件的后仿真
7.1.1 QuartusⅡ簡(jiǎn)介
7.1.2 后仿真流程
實(shí)例7-1 直接采用QuartusⅡ調(diào)用ModelSim進(jìn)行仿真
實(shí)例7-2 先用QuartusⅡ創(chuàng)建工程，再用ModelSim進(jìn)行時(shí)序仿真
7.2 ModelSim對(duì)Xilinx器件的后仿真
7.2.1 ISE簡(jiǎn)介
7.2.2 后仿真流程
實(shí)例7-3 用ISE對(duì)全加器進(jìn)行時(shí)序仿真
第8章 ModelSim的其他功能
8.1 C調(diào)試
8.1.1 概述
8.1.2 C步進(jìn)調(diào)試與調(diào)試設(shè)置
8.2 ModelSim的剖析工具
8.2.1 運(yùn)行性能剖析和存儲(chǔ)器剖析
8.2.2 查看性能剖析結(jié)果
8.2.3 查看存儲(chǔ)器剖析報(bào)告
8.2.4 保存結(jié)果
8.3 覆蓋率檢測(cè)
8.3.1 啟用代碼覆蓋
8.3.2 覆蓋率的查看
8.3.3 覆蓋率檢測(cè)的設(shè)置
8.3.4 覆蓋信息報(bào)告
8.4 信號(hào)探測(cè)
8.5 采用JobSpy控制批處理仿真
8.5.1 JobSpy功能與流程
8.5.2 運(yùn)行JobSpy
第9章 ModelSim的文件和腳本
9.1 SDF文件
9.1.1 SDF文件的指定和編譯
9.1.2 VHDL的SDF
9.1.3 Verilog的SDF
9.1.4 SDF文件信息
9.2 VCD文件
9.2.1 創(chuàng)建一個(gè)VCD文件
9.2.2 使用VCD作為激勵(lì)
9.2.3 VCD任務(wù)
9.2.4 端口驅(qū)動(dòng)數(shù)據(jù)
9.3 Tcl和DO文件
9.3.1 Tcl命令
9.3.2 Tcl語法
9.3.3 ModelSim的Tcl時(shí)序命令
9.3.4 宏命令