Verilog HDL數字系統(tǒng)設計：原理、實例及仿真

第一部分 VerilogHDL基礎知識
第1章 概述
1.1 EDA技術簡介
1.1.1 EDA技術的發(fā)展
1.1.2 EDA與傳統(tǒng)電子設計方法的比較
1.1.3 EDA的開發(fā)過程
1.2 可編程器件
1.2.1 可編程邏輯器件概述
1.2.2 PLD的發(fā)展歷史
1.2.3 可編程邏輯器件的分類
1.2.4 CPLD的結構與工作原理
1.2.5 FPGA的結構與工作原理
1.2.6 CPLD和FPGA的編程與配置
1.3 Verilog HDL簡介
1.3.1 Verilog HDL的發(fā)展歷史
1.3.2 Verilog HDL和VHDL的比較
第2章 Verilog HDL基礎
2.1 Verilog HDL的特點
2.2 程序設計流程
2.3 程序的基本結構
2.3.1 模塊的概念
2.3.2 模塊的調用
2.3.3 模塊的測試
2.4 語法基礎
2.4.1 程序基本格式
2.4.2 注釋語句
2.4.3 標識符和關鍵字
2.4.4 參數聲明
第3章 數據類型和表達式
3.1 數據類型
3.1.1 常量
3.1.2 變量
3.2 操作符和表達式
3.2.1 操作符
3.2.2 操作數
3.2.3 表達式
第4章 行為級建模方法
4.1 行為級建模程序結構
4.2 過程結構語句
4.2.1 initial語句
4.2.2 always語句
4.3 語句塊
4.3.1 順序語句塊
4.3.2 并行語句塊
4.3.3 順序語句塊和并行語句塊的混合使用
4.4 時序控制
4.4.1 延時控制
4.4.2 電平敏感事件觸發(fā)
4.4.3 邊沿敏感事件觸發(fā)
4.5 賦值語句
4.5.1 連續(xù)賦值語句
4.5.2 阻塞賦值語句
4.5.3 非阻塞賦值語句
4.6 分支語句
4.6.1 if-else語句
4.6.2 case語句
4.7 循環(huán)語句
4.7.1 forever循環(huán)語句
4.7.2 repeat循環(huán)語句
4.7.3 while循環(huán)語句
4.7.4 for循環(huán)語句
第5章 結構級建模方法
5.1 Verilog HDL內置基元
5.1.1 基本門
5.1.2 上拉、下拉電阻
5.1.3 MOS開關
5.1.4 雙向開關
5.1.5 門級建模舉例
5.2 用戶定義原語（UDP）
5.2.1 UDP的定義
5.2.2 組合電路UDP
5.2.3 時序電路UDP
5.3 模塊的調用
5.3.1 端口的關聯方式
5.3.2 端口懸空的處理
5.3.3 端口寬度匹配問題
5.3.4 被調用模塊參數值的更改
5.3.5 結構建模實例
5.4 行為描述和結構描述的混合使用
第6章 任務、函數及其他
6.1 任務
6.1.1 任務的定義
6.1.2 任務的調用
6.2 函數
6.2.1 函數的定義
6.2.2 函數的調用
6.3 預處理指令
6.4 系統(tǒng)任務和函數
6.4.1 顯示任務
6.4.2 文件輸入／輸出任務
6.4.3 時間標度任務
6.4.4 仿真控制任務
6.4.5 時序驗證任務
6.4.6 仿真時間函數
6.4.7 實數變換函數
6.4.8 隨機函數
第二部分 基礎單元電路設計實例
第7章 門電路設計與實現
7.1 基本門電路
7.2 組合門電路
7.3 三態(tài)門電路
7.4 雙向總線緩沖器
第8章 常用組合邏輯電路設計
8.1 編碼器
8.2 譯碼器
8.2.1 二進制譯碼器
8.2.2 十進制譯碼器
8.2.3 七段譯碼器
8.3 數據選擇器和數據分配器
8.3.1 數據選擇器
8.3.2 數據分配器
8.4 數據比較器
8.5 奇偶產生／校驗器
第9章 常用時序邏輯電路設計
9.1 觸發(fā)器
9.1.1 R-S觸發(fā)器
9.1.2 D觸發(fā)器
9.1.3 JK觸發(fā)器
9.1.4 T觸發(fā)器
9.2 計數器
9.2.1 常用的二進制計數器
9.2.2 加減控制計數器
9.2.3 特殊功能計數器
9.3 寄存器
9.3.1 基本寄存器
9.3.2 移位寄存器
9.4 分頻器
9.4.1 偶數分頻器
9.4.2 奇數分頻器
9.4.3 任意整數分頻器
……
第三部分 數字系統(tǒng)設計實例
第四部分 QuartusII和Verilog仿真
參考文獻