VHDL數(shù)字電路設(shè)計(jì)教程

目 錄
第一部分 電 路 設(shè) 計(jì)
第1章 引言\t2
1.1 關(guān)于VHDL\t2
1.2 設(shè)計(jì)流程\t2
1.3 EDA工具\(yùn)t3
1.4 從VHDL代碼到電路的轉(zhuǎn)化\t4
1.5 設(shè)計(jì)實(shí)例\t6
第2章 VHDL代碼結(jié)構(gòu)\t9
2.1 VHDL代碼基本單元\t9
2.2 庫聲明\t10
2.3 實(shí)體\t11
2.4 構(gòu)造體\t12
2.5 例題\t13
2.6 習(xí)題\t16
第3章 數(shù)據(jù)類型\t19
3.1 預(yù)定義的數(shù)據(jù)類型\t19
3.2 用戶定義的數(shù)據(jù)類型\t22
3.3 子類型\t23
3.4 數(shù)組\t24
3.5 端口數(shù)組\t26
3.6 記錄類型\t27
3.7 有符號數(shù)和無符號數(shù)\t28
3.8 數(shù)據(jù)類型轉(zhuǎn)換\t29
3.9 小結(jié)\t30
3.10 例題\t31
3.11 習(xí)題\t35
第4章 運(yùn)算操作符和屬性\t37
4.1 運(yùn)算操作符\t37
4.2 屬性\t40
4.3 用戶自定義屬性\t42
4.4 操作符擴(kuò)展\t43
4.5 通用屬性語句\t43
4.6 設(shè)計(jì)實(shí)例\t44
4.7 小結(jié)\t48
4.8 習(xí)題\t49
第5章 并發(fā)代碼\t51
5.1 并發(fā)執(zhí)行和順序執(zhí)行\(zhòng)t51
5.2 使用運(yùn)算操作符\t53
5.3 WHEN語句\t54
5.4 GENERATE語句\t63
5.5 塊語句\t65
5.6 習(xí)題\t68
第6章 順序代碼\t72
6.1 進(jìn)程\t72
6.2 信號和變量\t74
6.3 IF語句\t74
6.4 WAIT語句\t78
6.5 CASE語句\t80
6.6 LOOP語句\t84
6.7 CASE語句和IF語句的比較\t91
6.8 CASE語句和WHEN語句的比較\t91
6.9 同步時(shí)序電路中的時(shí)鐘問題\t92
6.10 使用順序代碼設(shè)計(jì)組合邏輯電路\t96
6.11 習(xí)題\t98
第7章 信號和變量\t103
7.1 常量\t103
7.2 信號\t103
7.3 變量\t105
7.4 信號和變量的比較\t106
7.5 寄存器的數(shù)量\t112
7.6 習(xí)題\t121
第8章 狀態(tài)機(jī)\t128
8.1 引言\t128
8.2 設(shè)計(jì)風(fēng)格#1\t129
8.3 設(shè)計(jì)風(fēng)格#2\t136
8.4 狀態(tài)機(jī)編碼風(fēng)格：二進(jìn)制編碼和獨(dú)熱編碼\t149
8.5 習(xí)題\t150
第9章 典型電路設(shè)計(jì)分析\t153
9.1 桶形移位寄存器\t153
9.2 有符號數(shù)比較器和無符號數(shù)比較器\t156
9.3 逐級進(jìn)位和超前進(jìn)位加法器\t159
9.4 定點(diǎn)除法\t162
9.5 自動(dòng)售貨機(jī)控制器\t166
9.6 串行數(shù)據(jù)接收器\t171
9.7 并/串變換器\t173
9.8 一個(gè)7段顯示器的應(yīng)用例題\t175
9.9 信號發(fā)生器\t178
9.10 存儲器設(shè)計(jì)\t181
9.11 習(xí)題\t186
第二部分 系 統(tǒng) 設(shè) 計(jì)
第10章 包集和元件\t192
10.1 概述\t192
10.2 包集\t193
10.3 元件\t195
10.4 端口映射\t201
10.5 GENERIC參數(shù)的映射\t202
10.6 習(xí)題\t208
第11章 函數(shù)和過程\t209
11.1 函數(shù)\t209
11.2 函數(shù)的存放\t211
11.3 過程\t219
11.4 過程的存放\t221
11.5 函數(shù)與過程小結(jié)\t224
11.6 斷言語句\t224
11.7 習(xí)題\t224
第12章 系統(tǒng)設(shè)計(jì)實(shí)例分析\t226
12.1 串-并型乘法器\t226
12.2 并行乘法器\t230
12.3 乘-累加電路\t235
12.4 數(shù)字濾波器\t238
12.5 神經(jīng)網(wǎng)絡(luò)\t243
12.6 習(xí)題\t249
附錄A 可編程邏輯器件\t251
附錄B Xilinx ISE和ModelSim使用指南\t259
附錄C Altera MaxPlus II和Advanced Synthesis Software使用指南\t267
附錄D Altera Quartus II使用指南\t277
VHDL保留字\t285
參考文獻(xiàn)\t286