C語(yǔ)言程序設(shè)計(jì)

第0章 緒論
0.1 傳統(tǒng)設(shè)計(jì)方法與EDA設(shè)計(jì)方法的區(qū)別
0.2 常用硬件描述語(yǔ)言
第1章 EDA工具軟件Quartus II
1.1 安裝Quartus II 6.0軟件
1.2 Quartus II 6.0軟件應(yīng)用向?qū)?br />1.3 嵌入式邏輯分析儀的使用方法
1.4 原理圖輸入設(shè)計(jì)方法
習(xí)題
第2章 大規(guī)?？删幊踢壿嬈骷?br />2.1 可編程邏輯器件概述
2.2 復(fù)雜可編程邏輯器件
2.3 現(xiàn)場(chǎng)可編程門陣列
2.4 CPLD和FPGA器件的編程與配置
2.5 FPGA/CPLD器件的測(cè)試技術(shù)
2.6 FPGA和CPLD器件的開發(fā)應(yīng)用選擇
習(xí)題
第3章 VHDL基本結(jié)構(gòu)
3.1 VHDL概述
3.2 設(shè)計(jì)實(shí)體
3.3 結(jié)構(gòu)體
3.4 VHDL結(jié)構(gòu)體的子結(jié)構(gòu)
3.5 子程序結(jié)構(gòu)
3.6 庫(kù)和程序包
3.7 配置
習(xí)題
第4章 VHDL語(yǔ)言要素
4.1 VHDL數(shù)據(jù)對(duì)象
4.2　VHDL數(shù)據(jù)類型
4.3 VHDL操作符
習(xí)題
第5章 VHDL順序語(yǔ)句
5.1 賦 值 語(yǔ) 句
5.2 流程控制語(yǔ)句
5.3 WAIT語(yǔ)句
5.4 ASSERT語(yǔ)句
5.5 RETURN語(yǔ)句
5.6 NULL語(yǔ)句
習(xí)題
第6章 VHDL并行語(yǔ)句
6.1 進(jìn)程語(yǔ)句
6.2 塊語(yǔ)句
6.3 并行信號(hào)賦值語(yǔ)句
6.4 子程序和并行過程調(diào)用語(yǔ)句
6.5 元件例化語(yǔ)句
6.6 生成語(yǔ)句
習(xí)題
第7章 組合邏輯電路模塊
7.1 門電路
7.2 編碼器、譯碼器、選擇器電路
習(xí)題
第8章 時(shí)序邏輯電路設(shè)計(jì)
8.1 觸發(fā)器
8.2 寄存器
8.3 計(jì)數(shù)器
8.4 有限狀態(tài)機(jī)
8.5 有限狀態(tài)機(jī)的基本描述
8.6 MOORE型狀態(tài)機(jī)
8.7 MEALY型狀態(tài)機(jī)
8.8 MEALY型和MOORE型狀態(tài)機(jī)的變種
8.9 異步狀態(tài)機(jī)
習(xí)題
第9章 EDA技術(shù)的綜合應(yīng)用
9.1 顯示電路設(shè)計(jì)
9.2 多路彩燈控制器的設(shè)計(jì)
9.3 智力搶答器的設(shè)計(jì)
9.4 量程自動(dòng)轉(zhuǎn)換數(shù)字式頻率計(jì)的設(shè)計(jì)
9.5 用8×8行共陰、列共陽(yáng)雙色點(diǎn)陣發(fā)光器件顯示漢字
9.6 音樂發(fā)生器的設(shè)計(jì)
習(xí)題
第10章 Verilog HDL
10.1 Verilog HDL程序模塊結(jié)構(gòu)
10.2 Verilog HDL的詞法
10.3 Verilog HDL的語(yǔ)句
10.4 不同抽象級(jí)別的Verilog HDL模型
習(xí)題
第11章 宏模塊的應(yīng)用
11.1 宏模塊概述
11.2 存儲(chǔ)器設(shè)計(jì)
11.3 乘法器設(shè)計(jì)
11.4 鎖相環(huán)設(shè)計(jì)
第12章 SoPC技術(shù)與應(yīng)用基礎(chǔ)
12.1 SoPC技術(shù)發(fā)展概況
12.2 SoPC技術(shù)的應(yīng)用
12.3 Nios II簡(jiǎn)介
12.4 SoPC設(shè)計(jì)流程與支持Nios II的FPGA器件
附錄A VHDL語(yǔ)言的保留字
參考文獻(xiàn)