EDA技術(shù)與應(yīng)用

第1章 EDA技術(shù)概述 1.1 EDA技術(shù)的發(fā)展過程 1.2 EDA技術(shù)的主要內(nèi)容 1.3 EDA系統(tǒng)的構(gòu)成 1.4 EDA設(shè)計(jì)的基本流程 1.4.1 設(shè)計(jì)輸入 1.4.2 邏輯綜合和優(yōu)化 1.4.3 適配 1.4.4 仿真 1.4.5 目標(biāo)器件的編程和下載 1.4.6 硬件測試 1.4.7 硬件電路設(shè)計(jì)方法 1.5 EDA技術(shù)的發(fā)展方向 1.5.1 輸入方式的發(fā)展趨勢 1.5.2 具有混合信號處理能力的EDA工具 1.5.3 仿真工具的發(fā)展 1.5.4 綜合工具的開發(fā) 1.5.5 EDA技術(shù)應(yīng)用方面的發(fā)展 本章小結(jié) 習(xí)題 第2章 可編程邏輯器件 2.1 可編程邏輯器件發(fā)展概述 2.2 可編程邏輯器件的分類 2.3 簡單可編程邏輯器件 2.3.1 電路符號表示 2.3.2 PROM結(jié)構(gòu) 2.3.3 PLA基本結(jié)構(gòu) 2.3.4 PAL基本結(jié)構(gòu) 2.3.5 GAL基本結(jié)構(gòu) 2.4 復(fù)雜可編程邏輯器件(CPLD) 2.5 現(xiàn)場可編程邏輯門陣列(FPGA) 2.6 專用集成電路(ASIC) 2.7 流行可編程器件介紹 2.7.1 Lattice公司的CPLD系列 2.7.2 Xilinx公司的產(chǎn)品 2.7.3 Altera公司的FPGA和CPLD器件系列 2.8 CPLD與FPGA的開發(fā)應(yīng)用 2.8.1 CPLD與FPGA的開發(fā)形式 2.8.2 CPLD與FPGA的區(qū)別 2.8.3 CPLD與FPGA的編程與配置 本章小結(jié) 習(xí)題 第3章 可編程邏輯器件開發(fā)軟件 3.1 MAX+plusⅡ軟件概述 3.1.1 MAX+plusⅡ軟件的特點(diǎn) 3.1.2 MAX+plusⅡ軟件的分類 3.1.3 MAX+plusⅡ?qū)W生版軟件的功能 3.1.4 MAX+plusⅡ軟件的安裝 3.1.5 MAX+plusⅡ軟件的設(shè)計(jì)流程 3.2 MAX+plusⅡ軟件設(shè)計(jì)實(shí)例 3.2.1 模為12計(jì)數(shù)器的設(shè)計(jì) 3.2.2 設(shè)計(jì)流程總結(jié) 3.2.3 常用菜單 3.2.4 工具條 3.2.5 模為60計(jì)數(shù)器的設(shè)計(jì) 3.2.6 圖形的層次化設(shè)計(jì)一時(shí)鐘電路設(shè)計(jì) 3.2.7 可調(diào)參數(shù)元件(LPM)的應(yīng)用 3.2.8 常見錯誤及處理 3.3 QuartusⅡ軟件概述 3.3.1 QuartusⅡ軟件特點(diǎn) 3.3.2 QuartusⅡ軟件設(shè)計(jì)流程 本章小結(jié) 習(xí)題 第4章 硬件描述語言VHDL 4.1 VHDL概述 4.1.1 VHDL的發(fā)展 4.1.2 自頂向下的設(shè)計(jì)方法 4.1.3 VHDL的特點(diǎn) 4.2 VHDL程序的基本結(jié)構(gòu) 4.3 VHDL組成結(jié)構(gòu)詳解 4.3.1 實(shí)體(Entity) 4.3.2 結(jié)構(gòu)體(Architecture) 4.3.3 程序包(Package) 4.3.4 庫(Library) 4.3.5 配置(Configuration) 4.4 VHDL的語言要素 4.4.1 文字規(guī)則 4.4.2數(shù)據(jù)對象 4.4.3數(shù)據(jù)類型 4.5 VHDL的表達(dá)式 4.5.1 VHDL語言的運(yùn)算操作符 4.5.2操作數(shù) 4.6 VHDL屬性描述 本章小結(jié) 習(xí)題 第5章 VHDL常用語句 5.1 順序語句 5.1.1 賦值語句 5.1.2 IF語句 5.1.3 CASE語句 5.1.4 子程序 5.1.5 LOOP語句 5.1.6 NEXT語句 5.1.7 EXIT語句 5.1.8 返回(RETURN)語句 5.1.9 WAIT語句 5.1.10 NULL語句 5.2 并行語句 5.2.1 并行信號賦值語句 5.2.2 進(jìn)程(PROCESS)語句 5.2.3 元件例化語句 5.2.4 BLOCK語句 5.2.5 生成語句 5.3 參數(shù)化元件設(shè)計(jì) 5.4 并行過程調(diào)用 5.5 VHDL的描述方式 5.5.1 行為描述 5.5.2 數(shù)據(jù)流描述 5.5.3 結(jié)構(gòu)描述 本章小結(jié) 習(xí)題 第6章 常用電路設(shè)計(jì) 6.1 組合電路 6.1.1 門電路 6.1.2 編碼器 6.1.3 譯碼器 6.1.4 運(yùn)算器 6.1.5 選擇器 6.1.6 比較器 6.1.7 三態(tài)門 6.1.8 三態(tài)總線緩沖器 6.2 時(shí)序電路設(shè)計(jì) 6.2.1 時(shí)鐘信號 6.2.2 復(fù)位信號 6.2.3 D觸發(fā)器 6.2.4 JK觸發(fā)器 6.2.5 計(jì)數(shù)器 6.2.6 寄存器 6.2.7 移位寄存器 6.2.8 堆棧 6.3 SRAM存儲器設(shè)計(jì) 6.4 狀態(tài)機(jī) 6.4.1 米立型狀態(tài)機(jī) 6.4.2 摩爾型狀態(tài)機(jī) 本章小結(jié) 習(xí)題 第7章 VHDL綜合應(yīng)用 7.1 多路彩燈控制器的設(shè)計(jì) 7.2 電梯控制器的設(shè)計(jì) 7.3 數(shù)字鐘 7.4 電子密碼鎖 7.5 數(shù)字溫度表 本章小結(jié) 習(xí)題 第8章 EDA技術(shù)實(shí)驗(yàn) 8.1 七人表決器 8.2 格雷碼變換電路 8.3 BCD碼加法器 8.4 英語字母顯示電路 8.5 數(shù)控分頻器的設(shè)計(jì) 8.6 可控脈沖發(fā)生器 8.7 正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器 8.8 音樂演奏電路 8.9 乒乓球游戲機(jī) 本章小結(jié) 附錄A EDA實(shí)驗(yàn)開發(fā)系統(tǒng)介紹 A.1 系統(tǒng)概述 A.2 硬件結(jié)構(gòu)及原理圖 附錄B程序包文件 參考文獻(xiàn)