SOC系統(tǒng)設(shè)計

第1章 緒論 第2章 SoC設(shè)計概述 2.1 SoC基本概念 2.2 SoC研究內(nèi)容 2.2.1 總線技術(shù) 2.2.2 IP核復(fù)用技術(shù) 2.2.3 可靠性設(shè)計技術(shù) 2.2.4 軟硬件協(xié)同設(shè)計技術(shù) 2.2.5 SoC設(shè)計驗證技術(shù) 2.2.6 芯片綜合／時序分析技術(shù) 2.2.7 可測性／可調(diào)試性設(shè)計技術(shù) 2.2.8 低功耗設(shè)計技術(shù) 2.2.9 新型電路實現(xiàn)技術(shù) 2.2.10 嵌入式軟件移植開發(fā) 2.3 SoC分類 2.3.1 CSoC技術(shù)特點(diǎn) 2.3.2 SoPC技術(shù)特點(diǎn) 2.3.3 ASIC SoC技術(shù)特點(diǎn) 2.4 SoC技術(shù)發(fā)展方向 2.5 SoC設(shè)計流程 2.5.1 功能設(shè)計階段 2.5.2 設(shè)計描述和行為級驗證 2.5.3 邏輯綜合 2.5.4 門級驗證 2.5.5 布局和布線 2.6 IP核復(fù)用 2.6.1 IP復(fù)用概念的產(chǎn)生 2.6.2 IP復(fù)用的技術(shù)方法 2.7 如何為SoC設(shè)計選擇IP核 2.7.1 軟核與硬核的對比 2.7.2 附加提供物 2.7.3 EDA工具支持 2.7.4 評估IP提供商 2.8 降低SoC測試成本 2.8.1 優(yōu)化測試流程 2.8.2 靈活配置測試平臺 2.9 SOC設(shè)計平臺 2.9.1 Synopsys 2.9.2 Cadence 2.9.3 Mentor Graphics 2.10 系統(tǒng)級設(shè)計語言 2.10.1 SystemC簡介 2.10.2 SystemC主要內(nèi)容 2.10.3 SystemC與Systemverilog 2.10.4 常用語言描述能力比較 習(xí)題 第3章 現(xiàn)場可編程門陣列FPGA 3.1 FPGA結(jié)構(gòu)與工作原理 3.2 Xilinx FPGA產(chǎn)品概述 3.2.1 Spartan系列 3.2.2 Virtex系列 3.3 FPGA配置 3.4 實驗平臺介紹 習(xí)題 第4章 VHDL硬件描述語言 4.1 VHDL硬件描述語言簡介 4.2 VHDL語法要素 4.2.1 文字規(guī)則 4.2.2 數(shù)據(jù)對象 4.2.3 VHDL數(shù)據(jù)類型 4.2.4 VHDL運(yùn)算符 4.3 VHDL程序結(jié)構(gòu) 4.3.1 庫、程序包說明 4.3.2 實體說明 4.3.3 結(jié)構(gòu)體說明 4.4 VHDL順序語句 4.4.1 賦值語句 4.4.2 IF語句 4.4.3 CASE語句 4.4.4 LOOP語句 4.4.5 NEXT語句 4.4.6 EXIT語句 4.4.7 子程序調(diào)用語句 4.4.8 RETURN語句 4.4.9 NULL語句 4.5 VHDL并行語句 4.5.1 賦值語句 4.5.2 進(jìn)程語句 4.5.3 元件例化語句 4.5.4 塊語句 4.5.5 生成語句 習(xí)題 第5章 常用數(shù)字邏輯單元VHDL描述 5.1 組合邏輯電路 5.1.1 門電路 5.1.2 編碼器 5.1.3 譯碼器 5.1.4 數(shù)據(jù)選擇器 5.1.5 數(shù)值比較器 5.1.6 算術(shù)運(yùn)算 5.2 時序邏輯電路 5.2.1 觸發(fā)器 5.2.2 移位寄存器 5.2.3 計數(shù)器 5.2.4 狀態(tài)機(jī) 5.3 存儲器設(shè)計 5.3.1 RAM存儲器設(shè)計 5.3.2 ROM存儲器設(shè)計 5.3.3 FIFO存儲器設(shè)計 習(xí)題 第6章 ISE軟件操作 6.1 ISE概述 6.2 ISE軟件安裝 6.3 ISE界面 6.4 ISE使用流程 6.4.1 創(chuàng)建工程 6.4.2 創(chuàng)建VHDL源文件 6.4.3 功能仿真 6.4.4 設(shè)計實現(xiàn) 6.4.5 時序仿真 6.4.6 下載配置 習(xí)題 第7章 ISE中l(wèi)P核應(yīng)用技術(shù) 7.1 DCM IP核應(yīng)用 7.1.1 頂層文件編寫 7.1.2 DCM IP核參數(shù)配置 7.1.3 仿真驗證 7.2 RAM IP核應(yīng)用 7.2.1 頂層文件編寫 7.2.2 RAM IP核參數(shù)配置 7.2.3 仿真驗證 7.3 ROM IP核應(yīng)用 7.3.1 頂層文件編寫 7.3.2 ROM IP核參數(shù)配置 7.3.3 仿真驗證 7.4 FIFO IP核應(yīng)用 7.4.1 頂層文件編寫 7.4.2 FIFO IP核參數(shù)配置 7.4.3 仿真驗證 習(xí)題 第8章 片內(nèi)邏輯分析儀ChipScope應(yīng)用 8.1 ChipScope簡介 8.2 ChipScope軟件安裝 8.3 ChipScope軟件使用 8.3.1 創(chuàng)建工程 8.3.2 設(shè)計實現(xiàn) 8.3.3 啟動核插入工具 8.3.4 下載配置 8.3.5 啟動Analyzer工具 習(xí)題 第9章 基于MicroBlaze的SoPC系統(tǒng)設(shè)計 9.1 SoPC概述 9.2 MicroBlaze處理器 9.3 嵌入式開發(fā)套件EDK概述 9.4 EDK軟件安裝 9.5 EDK基本開發(fā)實例 9.5.1 創(chuàng)建工程 9.5.2 添加IP核 9.5.3 工程編譯 9.5.4 應(yīng)用程序修改 9.5.5 下載測試 9.6 添加自定義IP核設(shè)計 9.6.1 創(chuàng)建ISE工程 9.6.2 新建EDK工程 9.6.3 創(chuàng)建自定義IP核 9.6.4 添加自定義IP核 9.6.5 工程編譯 9.6.6 添加應(yīng)用程序 9.6.7 下載測試 習(xí)題 參考文獻(xiàn)