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FPGA高手設(shè)計(jì)實(shí)戰(zhàn)真經(jīng)100則

FPGA高手設(shè)計(jì)實(shí)戰(zhàn)真經(jīng)100則

定　價(jià)：￥69.00

作　者： Evgeni Stavinov（葉夫根尼 斯塔維諾夫）編著
出版社： 電子工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽： 設(shè)計(jì) 藝術(shù)
ISBN： 9787121215209 出版時(shí)間： 2013-10-01 包裝： 平裝
開本： 16開 頁數(shù)： 400 字?jǐn)?shù)：  

內(nèi)容簡介

　　目前， FPGA邏輯設(shè)計(jì)已經(jīng)成為一個(gè)高度專業(yè)化的硬件設(shè)計(jì)領(lǐng)域，它需要設(shè)計(jì)者熟練地掌握設(shè)計(jì)工具，深刻理解FPGA的內(nèi)在結(jié)構(gòu)及靈活運(yùn)用設(shè)計(jì)語言，從而能夠有效地完成復(fù)雜的設(shè)計(jì)任務(wù)?！禙PGA高手設(shè)計(jì)實(shí)戰(zhàn)真經(jīng)100則》旨在系統(tǒng)地和讀者分享這些知識(shí)與經(jīng)驗(yàn)，幫助電子工程師和學(xué)生提高其FPGA設(shè)計(jì)技能。讀者可以從書中發(fā)現(xiàn)有價(jià)值的實(shí)用設(shè)計(jì)經(jīng)驗(yàn)，這些經(jīng)驗(yàn)在其他相關(guān)的教材中較少涉及?！禙PGA高手設(shè)計(jì)實(shí)戰(zhàn)真經(jīng)100則》以Xilinx公司的FPGA和集成開發(fā)環(huán)境為應(yīng)用背景，示例以Verilog HDL為設(shè)計(jì)語言。

作者簡介

　　Evgeni Stavinov ，在FPGA領(lǐng)域已有十多年的工作經(jīng)驗(yàn)。在成為SerialTek LLC公司的硬件架構(gòu)師之前，他在Xilinx、LeCroy、CATC等公司擔(dān)任過多種設(shè)計(jì)職位。Evgeni Stavinov 分別在以色列理工學(xué)院和南加州大學(xué)獲得電氣工程學(xué)士和碩士學(xué)位。除此之外，他還是OutputLogic.com的創(chuàng)辦者，該網(wǎng)站旨在為客戶提供各種高效率的設(shè)計(jì)工具。

圖書目錄

第1則 引言
第2則 FPGA發(fā)展現(xiàn)狀
第3則 FPGA的應(yīng)用
第4則 FPGA結(jié)構(gòu)
第5則 FPGA項(xiàng)目中包含的任務(wù)
第6則 FPGA設(shè)計(jì)工具概述
第7則 Xilinx的FPGA編譯流程
第8則 在命令行模式下使用Xilinx工具
第9則 Xilinx的環(huán)境變量
第10則 Xilinx ISE工具版本
第11則 不常用的Xilinx工具
第12則 關(guān)于Xilinx工具報(bào)告
第13則 命名規(guī)范
第14則 Verilog編碼風(fēng)格
第15則 編寫用于FPGA的可綜合代碼
第16則 例化與推譯
第17則 Verilog和VHDL的混合使用
第18則 Verilog版本： Verilog?95、 Verilog?2001與SystemVerilog
第19則 HDL代碼編輯器
第20則 FPGA時(shí)鐘資源
第21則 時(shí)鐘設(shè)計(jì)方案
第22則 跨時(shí)鐘域
第23則 時(shí)鐘同步電路
第24則 使用FIFO
第25則 計(jì)數(shù)器
第26則 帶符號(hào)的算術(shù)運(yùn)算
第27則 狀態(tài)機(jī)
第28則 使用Xilinx DSP48原語
第29則 復(fù)位方案
第30則 設(shè)計(jì)移位寄存器
第31則 外部設(shè)備接口
第32則 使用查找表和進(jìn)位鏈
第33則 流水線設(shè)計(jì)
第34則 使用嵌入式存儲(chǔ)器
第35則 了解FPGA比特流結(jié)構(gòu)
第36則 FPGA配置
第37則 FPGA的重構(gòu)
第38則 估計(jì)設(shè)計(jì)規(guī)模
第39則 估計(jì)設(shè)計(jì)速度
第40則 FPGA的功耗估計(jì)
第41則 引腳分配
第42則 熱分析
第43則 FPGA的成本估計(jì)
第44則 GPGPU與FPGA
第45則 ASIC向FPGA的移植
第46則 ASIC和FPGA的設(shè)計(jì)差異
第47則 硬件模擬器與原型驗(yàn)證平臺(tái)
第48則 ASIC移植中的FPGA芯片劃分
第49則 時(shí)鐘系統(tǒng)的移植
第50則 鎖存器的移植
第51則 組合邏輯的移植
第52則 不可綜合邏輯的移植
第53則 存儲(chǔ)器的建模
第54則 高阻態(tài)邏輯的移植
第55則 驗(yàn)證移植后的設(shè)計(jì)
第56則 FPGA設(shè)計(jì)驗(yàn)證
第57則 FPGA仿真類型
第58則 如何提高仿真工具的性能
第59則 仿真和綜合結(jié)果不一致的原因
第60則 如何選擇仿真工具
第61則 商用仿真工具與開源仿真工具
第62則 測試平臺(tái)的設(shè)計(jì)
第63則 仿真的最佳實(shí)踐
第64則 仿真性能的評估
第65則 基于FPGA架構(gòu)的處理器
第66則 以太網(wǎng)IP核
第67則 網(wǎng)絡(luò)應(yīng)用設(shè)計(jì)
第68則 IP核的選擇
第69則 IP核的保護(hù)
第70則 IP核的接口總線
第71則 串行和并行CRC
第72則 擾碼器、 偽隨機(jī)二進(jìn)制序列（PRBS）和多輸入移位寄存器（MISR）
第73則 具有安全應(yīng)用的核
第74則 存儲(chǔ)器控制器
第75則 USB核
第76則 PCI Express核
第77則 其他IP核和功能塊
第78則 減少FPGA的編譯時(shí)間
第79則 設(shè)計(jì)面積優(yōu)化： 工具選項(xiàng)
第80則 設(shè)計(jì)面積優(yōu)化： 編碼風(fēng)格
第81則 設(shè)計(jì)功耗優(yōu)化
第82則 FPGA的設(shè)計(jì)開發(fā)
第83則 PCB檢查工具
第84則 協(xié)議分析工具和訓(xùn)練器
第85則 FPGA配置中遇到的問題
第86則 使用ChipScope工具
第87則 使用FPGA編輯器
第88則 使用Xilinx系統(tǒng)監(jiān)視器
第89則 FPGA錯(cuò)誤分析
第90則 時(shí)序約束
第91則 執(zhí)行時(shí)序分析
第92則 時(shí)序收斂流程
第93則 時(shí)序收斂： 工具選項(xiàng)
第94則 時(shí)序收斂： 約束和編碼風(fēng)格
第95則 FPGA的布局規(guī)劃藝術(shù)
第96則 布局規(guī)劃存儲(chǔ)器和FIFO
第97則 編譯管理和持續(xù)集成
第98則 Verilog處理和設(shè)計(jì)流程腳本語言
第99則 報(bào)告和設(shè)計(jì)分析工具
第100則 其他可參考資源
縮略語

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