EDA技術(shù)與FPGA工程實(shí)例開(kāi)發(fā)

前言
第1章 緒論
1.1 傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)的特點(diǎn)
1.2 EDA技術(shù)的含義
1.3 EDA技術(shù)的特點(diǎn)
1.4 EDA技術(shù)主要內(nèi)容
1.4.1 硬件描述語(yǔ)言
1.4.2 可編程邏輯器件
1.4.3 常用軟件
1.5 EDA設(shè)計(jì)流程
1.6 EDA技術(shù)的應(yīng)用領(lǐng)域
習(xí)題
第2章 Quartus II軟件的初步使用
2.1 原理圖輸入設(shè)計(jì)流程
2.1.1 創(chuàng)建工程
2.1.2 創(chuàng)建圖形設(shè)計(jì)文件
2.1.3 工程的編譯
2.1.4 工程的仿真驗(yàn)證
2.1.5 定時(shí)分析
2.1.6 管腳分配
2.1.7 工程的下載驗(yàn)證
2.1.8 生成元件符號(hào)
2.2 應(yīng)用舉例：秒表設(shè)計(jì)
2.2.1 模值100計(jì)數(shù)器的設(shè)計(jì)
2.2.2 模值60計(jì)數(shù)器的設(shè)計(jì)
2.2.3 頂層電路設(shè)計(jì)
2.2.4 仿真驗(yàn)證
習(xí)題
第3章 Verilog HDL初步認(rèn)識(shí)
3.1 硬件描述語(yǔ)言概述
3.1.1 VHDLVerilog HDL簡(jiǎn)介
3.1.2 Verilog HDL和VHDL的比較
3.2 Verilog HDL程序的構(gòu)成
3.2.1 二十進(jìn)制編碼器及Verilog HDL描述
3.2.2 Verilog HDL程序的基本構(gòu)成
3.2.3 模塊端口定義部分
3.2.4 信號(hào)類型說(shuō)明部分
3.2.5 邏輯功能描述語(yǔ)句部分
3.3 Verilog HDL語(yǔ)法規(guī)則
3.3.1 Verilog HDL文字規(guī)則
3.3.2 數(shù)據(jù)對(duì)象
3.3.3 運(yùn)算符
3.4 Verilog HDL程序應(yīng)用舉例
習(xí)題
第4章 Verilog HDL基本語(yǔ)句
4.1 并行語(yǔ)句
4.1.1 連續(xù)賦值語(yǔ)句
4.1.2 例化語(yǔ)句
4.1.3 過(guò)程語(yǔ)句
4.2 塊語(yǔ)句
4.2.1 順序塊語(yǔ)句
4.2.2 并行塊語(yǔ)句
4.3 順序語(yǔ)句
4.3.1 過(guò)程賦值語(yǔ)句
4.3.2 條件賦值語(yǔ)句
4.3.3 循環(huán)語(yǔ)句
4.4 任務(wù)與函數(shù)
4.4.1 任務(wù)語(yǔ)句
4.4.2 函數(shù)語(yǔ)句
4.5 調(diào)試中常用編譯預(yù)處理語(yǔ)句
4.6 Verilog HDL代碼書寫規(guī)范
習(xí)題
第5章 數(shù)字電路中常用電路單元的設(shè)計(jì)
5.1 組合邏輯電路設(shè)計(jì)
5.1.1 譯碼器電路
5.1.2 運(yùn)算電路
5.2 時(shí)序邏輯電路設(shè)計(jì)
5.2.1 觸發(fā)器
5.2.2 寄存器
5.2.3 計(jì)數(shù)器
5.3 綜合電路設(shè)計(jì)
5.3.1 m序列產(chǎn)生電路
5.3.2 函數(shù)信號(hào)發(fā)生器
5.3.3 DDS頻率合成控制電路
5.3.4 音樂(lè)播放電路
習(xí)題
第6章 Quartus II軟件功能深入
6.1 宏功能模塊的調(diào)用
6.1.1 LPM_ROM的定制及使用
6.1.2 宏功能模塊LPM_ROM的測(cè)試
6.2 SignalTap II嵌入式邏輯分析儀的使用
6.2.1 SignalTap II嵌入式邏輯分析儀的設(shè)置
6.2.2 編譯下載
6.2.3 信號(hào)波形的捕捉
6.3 Modelsim仿真工具的使用
6.3.1 Modelsim的使用流程
6.3.2 宏功能模塊的Modelsim仿真使用流程
6.3.3 Testbench文件的編寫
習(xí)題
第7章 有限狀態(tài)機(jī)設(shè)計(jì)
7.1 狀態(tài)機(jī)的特點(diǎn)
7.1.1 狀態(tài)機(jī)的分類
7.1.2 用Verilog HDL描述狀態(tài)機(jī)的特點(diǎn)
7.2 moore型狀態(tài)機(jī)的設(shè)計(jì)
7.3 mealy型狀態(tài)機(jī)的設(shè)計(jì)
7.4 狀態(tài)機(jī)設(shè)計(jì)舉例
7.4.1 序列信號(hào)檢測(cè)電路
7.4.2 交通燈控制電路
7.4.3 自動(dòng)飲料銷售機(jī)的控制電路
習(xí)題
第8章 可編程邏輯器件簡(jiǎn)介
8.1 可編程邏輯器件的概述
8.1.1 可編程邏輯器件發(fā)展歷程
8.1.2 可編程邏輯器件分類
8.2 低密度可編程邏輯器件的結(jié)構(gòu)及原理
8.2.1 PLD的符號(hào)表示方式
8.2.2 PLA和PAL器件
8.2.3 GAL器件
8.3 高密度器件
8.3.1 CPLD結(jié)構(gòu)及工作原理
8.3.2 FPGA結(jié)構(gòu)及工作原理
8.3.3 CPLD和FPGA的選用原則
8.4 FPGA最小系統(tǒng)的設(shè)計(jì)
8.4.1 最小系統(tǒng)的組成
8.4.2 最小系統(tǒng)電路設(shè)計(jì)
習(xí)題
第9章 FPGA外圍接口電路的應(yīng)用設(shè)計(jì)
9.1 LCD控制電路設(shè)計(jì)
9.1.1 LCD簡(jiǎn)介
9.1.2 基于FPGA的設(shè)計(jì)
9.2 基于ps2鍵盤的電子琴設(shè)計(jì)
9.2.1 設(shè)計(jì)要求
9.2.2 設(shè)計(jì)方案
9.2.3 相關(guān)原理介紹
9.2.4 基于FPGA的各模塊設(shè)計(jì)
9.3 VGA彩條控制電路設(shè)計(jì)
9.3.1 VGA簡(jiǎn)介
9.3.2 掃描原理
9.3.3 VGA信號(hào)時(shí)序
9.3.4 數(shù)模轉(zhuǎn)換芯片DAC ADV7123
9.3.5 VGA彩條電路的FPGA實(shí)現(xiàn)
9.4 基于觸摸屏的圖片顯示電路設(shè)計(jì)
9.4.1 設(shè)計(jì)要求
9.4.2 方案設(shè)計(jì)
9.4.3 基于FPGA的各模塊實(shí)現(xiàn)
習(xí)題
第10章 系統(tǒng)設(shè)計(jì)實(shí)例一：基于FPGA的圖像采集、處理及顯示電路的設(shè)計(jì)
10.1 設(shè)計(jì)要求
10.2 圖像采集模塊
10.2.1 圖像捕捉模塊設(shè)計(jì)
10.2.2 I2C總線配置模塊
10.2.3 數(shù)據(jù)格式轉(zhuǎn)換模塊
10.3 SDRAM控制模塊
10.4 圖像的處理模塊
10.4.1 邊緣檢測(cè)的原理
10.4.2 圖像的邊緣檢測(cè)的實(shí)現(xiàn)
10.5 VGA顯示控制模塊
10.6 圖像的測(cè)試
第11章 系統(tǒng)設(shè)計(jì)實(shí)例二：基于FPGA的調(diào)頻調(diào)幅電源中控制電路的設(shè)計(jì)
11.1 變頻電源的技術(shù)分析
11.1.1 SPWM調(diào)制技術(shù)的原理
11.1.2 SPWM控制方式
11.1.3 基于FPGA變頻電源的優(yōu)勢(shì)
11.2 變頻電源硬件的總體設(shè)計(jì)
11.3 基于FPGA的變頻電源數(shù)字電路的設(shè)計(jì)
11.3.1 變頻電源數(shù)字控制電路
11.3.2 SPWM的FPGA實(shí)現(xiàn)
11.3.3 三對(duì)相位相差120°的SPWM波形的生成
11.3.4 DCPWM模塊
11.4 變頻電源的性能測(cè)試及分析
11.4.1 變頻電源的性能
11.4.2 變頻電源測(cè)試結(jié)果及分析
附錄A 課程實(shí)驗(yàn)
附錄B DE2開(kāi)發(fā)平臺(tái)
附錄C DE2 115開(kāi)發(fā)平臺(tái)
附錄D VHDL簡(jiǎn)介
參考文獻(xiàn)