Altera FPGA系統(tǒng)設(shè)計(jì)實(shí)用教程

第1章 FPGA開(kāi)發(fā)概要
1.1 可編程邏輯器件簡(jiǎn)介
1.2 FPGA芯片
1.2.1 FPGA框架結(jié)構(gòu)
1.2.2 Altera公司的FPGA
1.3 FPGA開(kāi)發(fā)工具
1.4 基于FPGA的開(kāi)發(fā)流程
1.4.1 典型FPGA開(kāi)發(fā)流程
1.4.2 FPGA的配置
1.4.3 基于FPGA的SoC設(shè)計(jì)方法
第2章 硬件描述語(yǔ)言
2.1 VHDL硬件描述語(yǔ)言
2.1.1 程序基本結(jié)構(gòu)
2.1.2 VHDL程序語(yǔ)法規(guī)則
2.1.3 并行語(yǔ)句.
2.1.4 順序語(yǔ)句
2.1.5 子程序及子程序調(diào)用語(yǔ)句
2.2 Verilog硬件描述語(yǔ)言
2.2.1 VerilogHDL程序基本結(jié)構(gòu)
2.2.2 VerilogHDL數(shù)據(jù)類型
2.2.3 VerilogHDL運(yùn)算符
2.2.4 VerilogHDL描述語(yǔ)句
2.2.5 語(yǔ)句的順序執(zhí)行與并行執(zhí)行
2.2.6 VerilogHDL元件例化
第3章 QuartusⅡ設(shè)計(jì)開(kāi)發(fā)環(huán)境
3,1QuartusⅡ概述
3.2 QuartusⅡ設(shè)計(jì)流程
3.2.1 設(shè)計(jì)輸入
3.2.2 設(shè)計(jì)處理.
3.2.3 波形仿真
3.2.4 器件編程
3.3 嵌入式邏輯分析儀使用
第4章 基本電路的VHDL設(shè)計(jì)
4.1 基本電路的VHDL設(shè)計(jì)
4.1.1 優(yōu)先編碼器
4.1.2 數(shù)據(jù)選擇器
4.1.3 組合邏輯電路與并行語(yǔ)句、進(jìn)程語(yǔ)句的關(guān)系
4.1.4 運(yùn)算電路
4.1.5 時(shí)鐘信號(hào)
4.1.6 鎖存器和觸發(fā)器
4.1.7 同步、異步信號(hào)的描述
4.1.8 同步電路的設(shè)計(jì)原則
4.1.9 計(jì)數(shù)器
4.1.10 分頻電路
4.1.11 寄存器.
4.1.12 狀態(tài)機(jī)
4.1.13 動(dòng)態(tài)掃描電路
4.2 基本電路的Verilog設(shè)計(jì)
4.2.1 優(yōu)先編碼器
4.2.2 譯碼器
4.2.3 數(shù)據(jù)選擇器
4.2.4 運(yùn)算電路的設(shè)計(jì)
4.2.5 時(shí)鐘信號(hào)
4.2.6 觸發(fā)器
4.2.7 同步、異步控制信號(hào)
4.2.8 計(jì)數(shù)器
4.2.9 分頻器
4.2.10 寄存器
4.2.11 串并轉(zhuǎn)換電路
4.2.12 有限狀態(tài)機(jī)
4.2.13 動(dòng)態(tài)掃描電路
第5章 基于IP的設(shè)計(jì)
5.1 IP核
……
第6章 人機(jī)交互接口設(shè)計(jì)
第7章 數(shù)字信號(hào)處理
第8章 密碼算法設(shè)計(jì)
第9章 基于NiosⅡ的SOPC系統(tǒng)開(kāi)發(fā)
附錄 DES算法的S盒
參考文獻(xiàn)