硬件架構(gòu)的藝術(shù)：數(shù)字電路的設(shè)計(jì)方法與技術(shù)

目　　錄
譯者序
前　言
第1章　亞穩(wěn)態(tài)的世界1　
1.1　簡介1
1.2　亞穩(wěn)態(tài)理論1
1.3　亞穩(wěn)態(tài)窗口3
1.4　計(jì)算MTBF4
1.5　避免亞穩(wěn)態(tài)5
1.5.1　使用多級同步器6
1.5.2　使用時(shí)鐘倍頻電路的多級同步器6
1.6　亞穩(wěn)態(tài)測試電路7
1.7　同步器的類型8
1.8　亞穩(wěn)態(tài)/綜合性建議10
第2章　時(shí)鐘和復(fù)位11　
2.1　概述11
2.2　同步設(shè)計(jì)12
2.2.1　避免使用行波計(jì)數(shù)器12
2.2.2　門控時(shí)鐘12
2.2.3　雙邊沿或混合邊沿時(shí)鐘13
2.2.4　用觸發(fā)器驅(qū)動(dòng)另一個(gè)觸發(fā)器的異步復(fù)位端13
2.3　推薦的設(shè)計(jì)技術(shù)14
2.3.1　避免在設(shè)計(jì)中出現(xiàn)組合環(huán)路14
2.3.2　避免數(shù)字設(shè)計(jì)中的延遲鏈16
2.3.3　避免使用異步脈沖產(chǎn)生器16
2.3.4　避免使用鎖存器17
2.3.5　避免使用雙沿時(shí)鐘20
2.4　時(shí)鐘方案22
2.4.1　內(nèi)部產(chǎn)生的時(shí)鐘22
2.4.2　分頻時(shí)鐘24
2.4.3　行波計(jì)數(shù)器25
2.4.4　多路時(shí)鐘25
2.4.5　同步時(shí)鐘使能和門控時(shí)鐘26
2.5　門控時(shí)鐘方法學(xué)28
2.5.1　不含鎖存器的門控時(shí)鐘電路28
2.5.2　基于鎖存器的門控時(shí)鐘電路30
2.5.3　門控信號32
2.5.4　重組數(shù)據(jù)路徑以減少轉(zhuǎn)換傳播32
2.6　復(fù)位信號的設(shè)計(jì)策略32
2.6.1　用同步復(fù)位進(jìn)行設(shè)計(jì)33
2.6.2　使用異步復(fù)位進(jìn)行設(shè)計(jì)36
2.6.3　帶異步復(fù)位和異步置位的觸發(fā)器38
2.6.4　移除異步復(fù)位的問題39
2.6.5　復(fù)位同步器40
2.6.6　過濾復(fù)位毛刺41
2.7　控制時(shí)鐘偏移42
2.7.1　短路徑問題43
2.7.2　時(shí)鐘偏移和短路徑分析43
2.7.3　使時(shí)鐘偏移最小化45
參考文獻(xiàn)49
第3章　處理多個(gè)時(shí)鐘50　
3.1　介紹50
3.2　多時(shí)鐘域50
3.3　多時(shí)鐘域設(shè)計(jì)的難題51
3.3.1　違背建立時(shí)間和保持時(shí)間52
3.3.2　亞穩(wěn)態(tài)53
3.4　多時(shí)鐘設(shè)計(jì)的處理技術(shù)53
3.4.1　時(shí)鐘命名法53
3.4.2　分塊化設(shè)計(jì)54
3.4.3　跨時(shí)鐘域54
3.5　跨時(shí)鐘域57
3.5.1　同頻零相位差時(shí)鐘57
3.5.2　同頻恒定相位差時(shí)鐘58
3.5.3　非同頻、可變相位差時(shí)鐘59
3.6　握手信號方法63
3.6.1　握手信號的要求64
3.6.2　握手信號的缺點(diǎn)64
3.7　使用同步FIFO傳輸數(shù)據(jù)65
3.7.1　同步FIFO架構(gòu)65
3.7.2　同步FIFO的工作方式66
3.8　異步FIFO（或雙時(shí)鐘FIFO）68
3.8.1　避免用二進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)指針69
3.8.2　使用格雷碼取代二進(jìn)制計(jì)數(shù)69
3.8.3　用格雷碼實(shí)現(xiàn)FIFO指針72
3.8.4　FIFO滿和FIFO空的產(chǎn)生76
3.8.5　雙時(shí)鐘FIFO設(shè)計(jì)79
參考文獻(xiàn)82
第4章　時(shí)鐘分頻器83　
4.1　介紹83
4.2　同步整數(shù)分頻器83
4.3　具有50%占空比的奇數(shù)整數(shù)分頻84
4.4　非整數(shù)分頻（非50%占分比）86
4.4.1　具有非50%占空比的1.5倍分頻86
4.4.2　4.5倍分頻計(jì)數(shù)器的實(shí)現(xiàn)（非50%占空比）87
4.5　N分頻的替換方法88
參考文獻(xiàn)89
第5章　低功耗設(shè)計(jì)90　
5.1　介紹90
5.2　功耗源90
5.3　在各設(shè)計(jì)抽象層次降低功耗91
5.4　系統(tǒng)級低功耗技術(shù)93
5.4.1　片上系統(tǒng)方法93
5.4.2　硬件/軟件劃分93
5.4.3　低功耗軟件95
5.4.4　選擇處理器96
5.5　體系結(jié)構(gòu)級降低功耗技術(shù)97
5.5.1　高級門控時(shí)鐘97
5.5.2　動(dòng)態(tài)電壓頻率調(diào)節(jié)99
5.5.3　基于緩存的系統(tǒng)體系結(jié)構(gòu)100
5.5.4　對數(shù)FFT體系結(jié)構(gòu)100
5.5.5　異步(無時(shí)鐘)設(shè)計(jì)100
5.5.6　電源門控102
5.5.7　多閾值電壓105
5.5.8　多電壓供電106
5.5.9　存儲器電源門控106
5.6　在寄存器傳輸級降低功耗107
5.6.1　狀態(tài)機(jī)編碼和解碼107
5.6.2　二進(jìn)制數(shù)表示法108
5.6.3　門控時(shí)鐘基礎(chǔ)109
5.6.4　獨(dú)熱碼多路器111
5.6.5　除掉多余的轉(zhuǎn)換112
5.6.6　資源共享114
5.6.7　使用行波計(jì)數(shù)器來降低功耗114
5.6.8　總線反轉(zhuǎn)117
5.6.9　高活躍度網(wǎng)絡(luò)118
5.6.10　啟用和禁用邏輯云119
5.7　寄存器級低功耗技術(shù)120
5.7.1　技術(shù)水平120
5.7.2　版圖優(yōu)化120
5.7.3　襯底偏壓120
5.7.4　減少氧化層厚度121
5.7.5　多氧化層器件121
5.7.6　利用定制設(shè)計(jì)減小電容121
參考文獻(xiàn)122
第6章　流水線的藝術(shù)123　
6.1　介紹123
6.2　影響最大時(shí)鐘頻率的因素124
6.2.1　時(shí)鐘偏移125
6.2.2　時(shí)鐘抖動(dòng)125
6.3　流水線127
6.4　解釋流水線——一個(gè)真實(shí)的例子129
6.5　來自于流水線的性能提高130
6.6　DLX指令集的實(shí)現(xiàn)133
6.7　流水線對吞吐率的影響137
6.8　流水線原理138
6.9　流水線冒險(xiǎn)138
6.9.1　結(jié)構(gòu)冒險(xiǎn)139
6.9.2　數(shù)據(jù)冒險(xiǎn)140
6.9.3　控制冒險(xiǎn)143
6.9.4　其他風(fēng)險(xiǎn)144
6.10　ADC中的流水線——一個(gè)例子145
參考文獻(xiàn)146
第7章　處理字節(jié)順序147　
7.1　介紹147
7.2　定義147
7.3　小端模式或大端模式：哪個(gè)更好149
7.4　處理字節(jié)順序不匹配的問題151
7.5　訪問32位存儲器152
7.6　處理字節(jié)順序不匹配153
7.6.1　保持?jǐn)?shù)據(jù)完整性（數(shù)據(jù)不變）154
7.6.2　地址不變156
7.6.3　軟件字節(jié)交換158
7.7　字節(jié)順序中性代碼159
7.8　字節(jié)順序中性編碼指南159
參考文獻(xiàn)160
第8章　消抖技術(shù)161　
8.1　簡介161
8.2　開關(guān)行為162
8.3　開關(guān)種類163
8.4　消抖164
8.4.1　RC消抖164
8.4.2　硬件消抖電路168
8.4.3　軟件消抖電路169
8.4.4　消抖指南171
8.4.5　在多重輸入下消抖172
8.5　現(xiàn)有的解決方案173
第9章　電磁兼容性能設(shè)計(jì)指南175　
9.1　簡介175
9.2　定義175
9.3　電磁干擾理論及與電流和頻率之關(guān)系177
9.4　電磁干擾的規(guī)程、標(biāo)準(zhǔn)和認(rèn)證178
9.5　影響集成電路抗干擾性能的幾個(gè)因素179
9.5.1　作為噪聲源的微控制器179
9.5.2　影響電磁兼容性的其他因素180
9.5.3　噪聲載體181
9.6　減少EMC/EMI的技術(shù)181
9.6.1　系統(tǒng)級技術(shù)182
9.6.2　板級技術(shù)184
9.6.3　微控制器級技術(shù)193
9.6.4　軟件層級技術(shù)196
9.6.5　其他技術(shù)203
9.7　總結(jié)204