Xilinx FPGA設計權(quán)威指南：Vivado集成設計環(huán)境

第1章 Vivado設計導論
1.1 Vivado系統(tǒng)級設計流程
1.2 Vivado功能和特性
1.3 Vivado使用模式
1.3.1 Vivado工程模式和非工程模式不同點比較
1.3.2 工程模式和非工程模式命令的不同
1.4 最新的UltraScale結(jié)構(gòu)
1.4.1 可配置邏輯塊
1.4.2 時鐘資源和時鐘管理單元
1.4.3 塊存儲器資源
1.4.4 專用的DSP模塊
1.4.5 輸入／輸出塊
1.4.6 高速串行收發(fā)器
1.4.7 PCI-E模塊
1.4.8 Interlaken集成塊
1.4.9 Ethernet模塊
1.4.1 0系統(tǒng)監(jiān)控器模塊
1.4.1 1配置模塊
1.4.1 2互連資源
第2章 Vivado工程模式和非工程模式設計流程
2.1 工程模式設計流程
2.1.1 啟動Vivado集成開發(fā)環(huán)境
2.1.2 建立新的設計工程
2.1.3 Vivado設計主界面及功能
2.1.4 創(chuàng)建并添加一個新的設計文件
2.1.5 RTL描述和分析
2.1.6 設計綜合和分析
2.1.7 設計行為級仿真
2.1.8 添加約束條件
2.1.9 XDC約束語法規(guī)則
2.1.1 0設計實現(xiàn)和分析
2.1.1 1設計時序仿真
2.1.1 2生成編程文件
2.1.1 3下載比特流文件到FPGA
2.2 非工程模式設計流程
2.2.1 修改路徑
2.2.2 設置輸出路徑
2.2.3 設置設計源文件和約束
2.2.4 運行綜合
2.2.5 運行布局
2.2.6 運行布線
2.2.7 生成比特流文件
第3章 Vivado調(diào)試流程
3.1 設計調(diào)試原理和方法
3.2 創(chuàng)建新的FIFO調(diào)試工程
3.3 添加FIFOIP到設計中
3.4 添加頂層設計文件
3.5 例化FIFO
3.6 添加約束文件
3.7 網(wǎng)表插入調(diào)試探測流程方法及實現(xiàn)
3.7.1 網(wǎng)表插入調(diào)試探測流程的方法
3.7.2 網(wǎng)表插入調(diào)試探測流程的實現(xiàn)
3.8 使用添加HDL屬性調(diào)試探測流程
3.9 使用HDL例化調(diào)試核調(diào)試探測流程
第4章 基于IP的嵌入式系統(tǒng)設計流程
4.1 簡單硬件系統(tǒng)設計
4.1.1 創(chuàng)建新的工程
4.1.2 使用IP集成器創(chuàng)建處理器系統(tǒng)
4.1.3 生成頂層HDL和導出設計到SDK
4.1.4 創(chuàng)建存儲器測試程序
4.1.5 驗證設計
4.2 在PL內(nèi)添加外設
4.2.1 打開工程
4.2.2 添加兩個GPIO實例
4.2.3 連接外部GPIO外設
4.2.4 生成比特流和導出到SDK
……
第5章 Vivado HLS設計流程
第6章 System Generator設計流程
第7章 Vivado部分可重配置設計流程
第8章 Vivado高級設計技術(shù)
附錄 XDC中有效的命令