數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實(shí)現(xiàn)

第1章 數(shù)字通信及FPGA概述 1
1．1 數(shù)字通信系統(tǒng)概述 2
1．1．1 數(shù)字通信的一般處理流程 2
1．1．2 本書討論的通信系統(tǒng)模型 4
1．1．3 數(shù)字通信的特點(diǎn)及優(yōu)勢 5
1．1．4 數(shù)字通信的發(fā)展概述 7
1．2 數(shù)字通信中的幾個(gè)基本概念 10
1．2．1 與頻譜相關(guān)的概念 10
1．2．2 帶寬是如何定義的 13
1．2．3 采樣與頻譜搬移 16
1．2．4 噪聲與信噪比 19
1．3 FPGA的基礎(chǔ)知識(shí) 21
1．3．1 從晶體管到FPGA 21
1．3．2 FPGA的發(fā)展趨勢 24
1．3．3 FPGA的組成結(jié)構(gòu) 26
1．3．4 FPGA的工作原理 30
1．4 FPGA與其他處理平臺(tái)的比較 31
1．4．1 ASIC、DSP及ARM的特點(diǎn) 32
1．4．2 FPGA的特點(diǎn)及優(yōu)勢 33
1．5 XILINX器件簡介 34
1．5．1 XILINX器件概況 34
1．5．2 Spartan系列器件 36
1．5．3 Virtex系列器件 37
1．6 小結(jié) 39
參考文獻(xiàn) 39
第2章 設(shè)計(jì)語言及環(huán)境介紹 41
2．1 HDL語言簡介 42
2．1．1 HDL語言的特點(diǎn)及優(yōu)勢 42
2．1．2 選擇VHDL還是Verilog 43
2．2 VHDL語言基礎(chǔ) 44
2．2．1 程序結(jié)構(gòu) 45
2．2．2 數(shù)據(jù)類型 47
2．2．3 數(shù)據(jù)對(duì)象 50
2．2．4 運(yùn)算符 50
2．2．5 VHDL語句 55
2．3 FPGA開發(fā)工具及設(shè)計(jì)流程 60
2．3．1 ISE開發(fā)套件 60
2．3．2 Modelsim仿真軟件 64
2．3．3 Synplicity綜合軟件 66
2．3．4 FPGA設(shè)計(jì)流程 68
2．4 MATLAB軟件 70
2．4．1 MATLAB軟件簡介 70
2．4．2 常用的信號(hào)處理函數(shù) 73
2．5 MATLAB與ISE的數(shù)據(jù)交換 79
2．6 小結(jié) 80
參考文獻(xiàn) 80
第3章 FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理基礎(chǔ) 81
3．1 FPGA中數(shù)的表示 82
3．1．1 萊布尼茲與二進(jìn)制 82
3．1．2 定點(diǎn)數(shù)表示 83
3．1．3 浮點(diǎn)數(shù)表示 84
3．2 FPGA中數(shù)的運(yùn)算 87
3．2．1 加/減法運(yùn)算 87
3．2．2 乘法運(yùn)算 90
3．2．3 除法運(yùn)算 92
3．2．4 有效數(shù)據(jù)位的計(jì)算 93
3．3 有限字長效應(yīng) 95
3．3．1 字長效應(yīng)的產(chǎn)生因素 95
3．3．2 A/D變換的字長效應(yīng) 96
3．3．3 系統(tǒng)運(yùn)算中的字長效應(yīng) 97
3．4 FPGA中的常用處理模塊 99
3．4．1 乘法器模塊 99
3．4．2 除法器模塊 104
3．4．3 浮點(diǎn)運(yùn)算模塊 107
3．4．4 濾波器模塊 109
3．4．5 數(shù)字頻率器模塊 111
3．5 小結(jié) 113
參考文獻(xiàn) 113
第4章 濾波器的MATLAB與FPGA實(shí)現(xiàn) 115
4．1 濾波器概述 116
4．1．1 濾波器的分類 116
4．1．2 濾波器的特征參數(shù) 118
4．2 FIR與IIR濾波器的原理 118
4．2．1 FIR濾波器原理 118
4．2．2 IIR濾波器原理 120
4．2．3 IIR與FIR濾波器的比較 120
4．3 FIR濾波器的MATLAB設(shè)計(jì) 121
4．3．1 采用fir1函數(shù)設(shè)計(jì) 121
4．3．2 采用kaiserord函數(shù)設(shè)計(jì) 124
4．3．3 采用fir2函數(shù)設(shè)計(jì) 124
4．3．4 采用firpm函數(shù)設(shè)計(jì) 126
4．4 IIR濾波器的MATLAB設(shè)計(jì) 128
4．4．1 采用butter函數(shù)設(shè)計(jì) 128
4．4．2 采用cheby1函數(shù)設(shè)計(jì) 129
4．4．3 采用cheby2函數(shù)設(shè)計(jì) 130
4．4．4 采用ellip函數(shù)設(shè)計(jì) 130
4．4．5 采用yulewalk函數(shù)設(shè)計(jì) 131
4．4．6 幾種設(shè)計(jì)函數(shù)的比較 131
4．5 濾波器設(shè)計(jì)分析工具 133
4．6 FIR濾波器的FPGA實(shí)現(xiàn) 134
4．6．1 量化濾波器系數(shù) 134
4．6．2 FIR濾波器的實(shí)現(xiàn)結(jié)構(gòu) 136
4．6．3 采用IP核實(shí)現(xiàn)FIR濾波器 140
4．6．4 MATLAB仿真測試數(shù)據(jù) 146
4．6．5 測試激勵(lì)的VHDL設(shè)計(jì) 147
4．6．6 FPGA實(shí)現(xiàn)后的仿真測試 149
4．7 IIR濾波器的FPGA實(shí)現(xiàn) 150
4．7．1 IIR濾波器的結(jié)構(gòu)形式 150
4．7．2 量化級(jí)聯(lián)型結(jié)構(gòu)的系數(shù) 153
4．7．3 級(jí)聯(lián)型結(jié)構(gòu)的FPGA實(shí)現(xiàn) 156
4．7．4 FPGA實(shí)現(xiàn)后的測試仿真 160
4．8 小結(jié) 161
參考文獻(xiàn) 161
第5章 ASK調(diào)制解調(diào)技術(shù)的實(shí)現(xiàn) 163
5．1 ASK信號(hào)的調(diào)制解調(diào)原理 164
5．1．1 二進(jìn)制振幅調(diào)制信號(hào)的產(chǎn)生 164
5．1．2 二進(jìn)制振幅調(diào)制信號(hào)的解調(diào) 165
5．1．3 二進(jìn)制振幅調(diào)制系統(tǒng)的性能 167
5．1．4 多進(jìn)制振幅調(diào)制 168
5．2 ASK調(diào)制信號(hào)的MATLAB仿真 168
5．3 ASK調(diào)制信號(hào)的FPGA實(shí)現(xiàn) 171
5．3．1 FPGA實(shí)現(xiàn)模型及參數(shù)說明 171
5．3．2 ASK調(diào)制信號(hào)的VHDL設(shè)計(jì) 173
5．3．3 FPGA實(shí)現(xiàn)后的仿真測試 174
5．4 ASK解調(diào)技術(shù)的MATLAB仿真 176
5．5 ASK解調(diào)技術(shù)的FPGA實(shí)現(xiàn) 178
5．5．1 FPGA實(shí)現(xiàn)模型及參數(shù)說明 178
5．5．2 ASK信號(hào)解調(diào)的VHDL設(shè)計(jì) 178
5．5．3 FPGA實(shí)現(xiàn)后的仿真測試 180
5．6 符號(hào)判決門限的FPGA實(shí)現(xiàn) 182
5．6．1 確定ASK解調(diào)后的判決門限 182
5．6．2 判決門限模塊的VHDL設(shè)計(jì) 183
5．6．3 FPGA實(shí)現(xiàn)后的仿真測試 185
5．7 鎖相環(huán)位同步技術(shù)的FPGA實(shí)現(xiàn) 185
5．7．1 位同步技術(shù)的工作原理 185
5．7．2 位同步頂層模塊的VHDL設(shè)計(jì) 188
5．7．3 雙相時(shí)鐘信號(hào)的VHDL設(shè)計(jì) 190
5．7．4 鑒相模塊的VHDL設(shè)計(jì) 191
5．7．5 控制模塊的VHDL設(shè)計(jì) 193
5．7．6 分頻模塊的VHDL設(shè)計(jì) 195
5．7．7 FPGA實(shí)現(xiàn)后的仿真測試 195
5．8 ASK解調(diào)系統(tǒng)的FPGA實(shí)現(xiàn)及仿真 196
5．8．1 完整解調(diào)系統(tǒng)的VHDL設(shè)計(jì) 196
5．8．2 完整系統(tǒng)的仿真測試 198
5．9 小結(jié) 200
參考文獻(xiàn) 201
第6章 FSK調(diào)制解調(diào)技術(shù)的實(shí)現(xiàn) 203
6．1 FSK信號(hào)的調(diào)制解調(diào)原理 204
6．1．1 FSK信號(hào)的時(shí)域表示 204
6．1．2 相關(guān)系數(shù)與頻譜特性 205
6．1．3 非相干解調(diào)原理 207
6．1．4 相干解調(diào)原理 208
6．1．5 解調(diào)方法的應(yīng)用條件分析 210
6．2 FSK調(diào)制解調(diào)的MATLAB仿真 211
6．2．1 不同調(diào)制度的FSK信號(hào)仿真 211
6．2．2 非相干解調(diào)FSK仿真 212
6．2．3 相干解調(diào)FSK仿真 217
6．3 FSK調(diào)制信號(hào)的FPGA實(shí)現(xiàn) 220
6．3．1 FSK信號(hào)的產(chǎn)生方法 220
6．3．2 FSK調(diào)制信號(hào)的VHDL設(shè)計(jì) 221
6．3．3 FPGA實(shí)現(xiàn)后的仿真測試 223
6．4 FSK解調(diào)的FPGA實(shí)現(xiàn) 224
6．4．1 解調(diào)模型及參數(shù)設(shè)計(jì) 224
6．4．2 解調(diào)FSK信號(hào)的VHDL設(shè)計(jì) 225
6．4．3 FPGA實(shí)現(xiàn)后的仿真測試 229
6．5 MSK信號(hào)產(chǎn)生原理 231
6．5．1 MSK信號(hào)時(shí)域特征 231
6．5．2 MSK信號(hào)頻譜特性 232
6．5．3 MSK信號(hào)的產(chǎn)生方法 233
6．6 MSK調(diào)制信號(hào)的FPGA實(shí)現(xiàn) 235
6．6．1 實(shí)例參數(shù)及模型設(shè)計(jì) 235
6．6．2 MSK調(diào)制信號(hào)的VHDL設(shè)計(jì)及仿真 235
6．7 MSK解調(diào)原理 237
6．7．1 延遲差分解調(diào) 237
6．7．2 平方環(huán)相干解調(diào) 238
6．8 MSK解調(diào)的MATLAB仿真 239
6．8．1 仿真模型及參數(shù)說明 239
6．8．2 平方環(huán)解調(diào)MSK的MATLAB仿真 240
6．9 平方環(huán)的FPGA實(shí)現(xiàn) 242
6．9．1 鎖相環(huán)的工作原理 243
6．9．2 平方環(huán)的工作原理 246
6．9．3 平方環(huán)路性能參數(shù)設(shè)計(jì) 247
6．9．4 平方環(huán)的VHDL設(shè)計(jì) 249
6．9．5 FPGA實(shí)現(xiàn)后的仿真測試 253
6．10 MSK解調(diào)的FPGA實(shí)現(xiàn) 255
6．10．1 MSK解調(diào)環(huán)路參數(shù)設(shè)計(jì) 255
6．10．2 頂層模塊的VHDL設(shè)計(jì) 256
6．10．3 脈沖成形及解調(diào)模塊的VHDL設(shè)計(jì) 260
6．10．4 FPGA實(shí)現(xiàn)后的仿真測試 262
6．11 小結(jié) 264
參考文獻(xiàn) 265
第7章 PSK調(diào)制解調(diào)技術(shù)的實(shí)現(xiàn) 267
7．1 DPSK信號(hào)的調(diào)制解調(diào)原理 268
7．1．1 DPSK信號(hào)的調(diào)制原理 268
7．1．2 Costas環(huán)解調(diào)DPSK信號(hào) 269
7．1．3 DPSK調(diào)制解調(diào)的MATLAB仿真 271
7．2 DPSK解調(diào)的FPGA實(shí)現(xiàn) 274
7．2．1 環(huán)路性能參數(shù)設(shè)計(jì) 274
7．2．2 Costas環(huán)的VHDL設(shè)計(jì) 275
7．2．3 FPGA實(shí)現(xiàn)后的仿真測試 279
7．3 DQPSK信號(hào)的調(diào)制解調(diào)原理 279
7．3．1 QPSK信號(hào)的調(diào)制原理 279
7．3．2 雙比特碼元差分編解碼原理 281
7．3．3 DQPSK信號(hào)解調(diào)原理 282
7．3．4 DQPSK調(diào)制解調(diào)的MATLAB仿真 285
7．4 DQPSK調(diào)制信號(hào)的FPGA實(shí)現(xiàn) 288
7．4．1 差分編/解碼的VHDL設(shè)計(jì) 288
7．4．2 DQPSK調(diào)制信號(hào)的VHDL設(shè)計(jì) 292
7．5 DQPSK解調(diào)的FPGA實(shí)現(xiàn) 296
7．5．1 極性Costas環(huán)的VHDL設(shè)計(jì) 296
7．5．2 FPGA實(shí)現(xiàn)后的仿真測試 300
7．5．3 調(diào)整跟蹤策略獲取良好的跟蹤性能 301
7．5．4 完整的DQPSK解調(diào)系統(tǒng)設(shè)計(jì) 302
7．5．5 DQPSK解調(diào)系統(tǒng)的仿真測試 306
7．6 /4 QPSK調(diào)制解調(diào)原理 306
7．6．1 /4 QPSK信號(hào)的調(diào)制原理 306
7．6．2 匹配濾波器與成形濾波器 308
7．6．3 /4 QPSK信號(hào)的差分解調(diào)原理 313
7．6．4 /4 QPSK調(diào)制解調(diào)的MATLAB仿真 314
7．7 /4 QPSK調(diào)制解調(diào)的FPGA實(shí)現(xiàn) 318
7．7．1 基帶編碼的VHDL設(shè)計(jì) 318
7．7．2 差分解調(diào)的VHDL設(shè)計(jì) 321
7．7．3 FPGA實(shí)現(xiàn)后的仿真測試 326
7．8 小結(jié) 326
參考文獻(xiàn) 327
第8章 QAM調(diào)制解調(diào)技術(shù)的實(shí)現(xiàn) 329
8．1 QAM信號(hào)的調(diào)制解調(diào)原理 330
8．1．1 QAM調(diào)制解調(diào)系統(tǒng)組成 330
8．1．2 差分編碼與星座映射 331
8．1．3 QAM調(diào)制解調(diào)的MATLAB仿真 333
8．2 QAM編/解碼的FPGA實(shí)現(xiàn) 336
8．2．1 編碼映射的VHDL設(shè)計(jì) 337
8．2．2 解碼模塊的VHDL設(shè)計(jì) 339
8．2．3 FPGA實(shí)現(xiàn)后的仿真測試 341
8．3 QAM載波同步的FPGA實(shí)現(xiàn) 341
8．3．1 QAM載波同步原理 341
8．3．2 載波同步頂層模塊的VHDL設(shè)計(jì) 344
8．3．3 鑒相模塊的VHDL設(shè)計(jì) 348
8．3．4 FPGA實(shí)現(xiàn)后的仿真測試 352
8．4 插值算法位同步技術(shù)原理 354
8．4．1 位同步技術(shù)分類及組成 354
8．4．2 內(nèi)插濾波器原理及結(jié)構(gòu) 356
8．4．3 Gardner誤差檢測算法 358
8．4．4 環(huán)路濾波器與數(shù)控振蕩器 359
8．5 插值算法位同步技術(shù)的MATLAB仿真 360
8．5．1 設(shè)計(jì)環(huán)路濾波器系數(shù) 361
8．5．2 分析位定時(shí)算法MATLAB仿真程序 361
8．5．3 完整的QAM位定時(shí)算法仿真 366
8．6 插值算法位同步技術(shù)的FPGA實(shí)現(xiàn) 368
8．6．1 頂層模塊的VHDL設(shè)計(jì) 368
8．6．2 插值濾波模塊的VHDL設(shè)計(jì) 370
8．6．3 誤差檢測及環(huán)路濾波器模塊的VHDL設(shè)計(jì) 373
8．6．4 數(shù)控振蕩器模塊的VHDL設(shè)計(jì) 375
8．6．5 FPGA實(shí)現(xiàn)后的仿真測試 376
小結(jié) 378
參考文獻(xiàn) 379
第9章 擴(kuò)頻調(diào)制解調(diào)技術(shù)的FPGA實(shí)現(xiàn) 381
9．1 擴(kuò)頻通信的基本原理 382
9．1．1 擴(kuò)頻通信的概念 382
9．1．2 擴(kuò)頻通信的種類 383
9．1．3 直擴(kuò)系統(tǒng)工作原理 385
9．2 直擴(kuò)調(diào)制信號(hào)MATLAB仿真 387
9．2．1 偽碼序列的產(chǎn)生原理 387
9．2．2 MATLAB仿真直擴(kuò)調(diào)制信號(hào) 388
9．3 直擴(kuò)信號(hào)調(diào)制的FPGA實(shí)現(xiàn) 391
9．3．1 偽碼模塊的VHDL設(shè)計(jì) 392
9．3．2 擴(kuò)頻調(diào)制模塊的VHDL設(shè)計(jì) 393
9．4 偽碼同步的一般原理 396
9．4．1 滑動(dòng)相關(guān)捕獲原理 397
9．4．2 延遲鎖相環(huán)跟蹤原理 398
9．5 偽碼同步算法設(shè)計(jì)及仿真 399
9．5．1 同步算法設(shè)計(jì) 399
9．5．2 捕獲及跟蹤門限的MATLAB仿真 401
9．6 偽碼同步的FPGA實(shí)現(xiàn) 403
9．6．1 頂層模塊的VHDL設(shè)計(jì) 403
9．6．2 偽碼產(chǎn)生模塊的VHDL設(shè)計(jì) 406
9．6．3 相關(guān)積分模塊的VHDL設(shè)計(jì) 408
9．6．4 偽碼相位調(diào)整模塊的VHDL設(shè)計(jì) 409
9．6．5 FPGA實(shí)現(xiàn)后的仿真測試 411
9．7 直擴(kuò)解調(diào)系統(tǒng)的FPGA實(shí)現(xiàn) 413
9．7．1 Costas載波環(huán)的VHDL設(shè)計(jì) 413
9．7．2 FPGA實(shí)現(xiàn)后的仿真測試 418
9．8 小結(jié) 420
參考文獻(xiàn) 420