EDA技術(shù)應(yīng)用（第3版）

第1章 緒論 （1）
1．1 關(guān)于本課程 （1）
1．2 Protel DXP 2004軟件介紹 （1）
1．3 Proteus軟件介紹 （2）
1．4 可編程邏輯器件技術(shù)介紹 （2）
第2章 應(yīng)用Protel DXP 2004設(shè)計電路原理圖 （4）
2．1 認(rèn)識Protel DXP 2004 （4）
2．1．1 Protel DXP 2004的特點 （4）
2．1．2 進(jìn)入Protel DXP 2004 （4）
2．1．3 項目的建立與項目文件的追加 （6）
2．2 Protel DXP 2004原理圖設(shè)計基本操作 （9）
2．2．1 新建原理圖文件 （9）
2．2．2 Protel DXP 2004原理圖編輯器 （10）
2．2．3 圖紙參數(shù)設(shè)置 （11）
2．2．4 元件庫的加載和卸載 （13）
2．3 原理圖設(shè)計（基礎(chǔ)篇） （16）
2．3．1 放置電路元素 （16）
2．3．2 原理圖的電氣連接 （21）
2．3．3 非電氣繪圖工具 （22）
2．3．4 電氣組件的通用編輯 （26）
2．3．5 原理圖的相關(guān)報表 （30）
2．4 原理圖設(shè)計（提高篇） （32）
2．4．1 層次電路原理圖設(shè)計 （32）
2．4．2 制作元器件與建立元器件庫 （37）
本章小結(jié) （41）
技能訓(xùn)練 （41）
第3章 應(yīng)用Protel DXP 2004設(shè)計電路板圖 （51）
3．1 概述 （51）
3．2 知識基礎(chǔ) （52）
3．2．1 進(jìn)入Protel DXP 2004電路板圖設(shè)計環(huán)境 （52）
3．2．2 PCB文檔的基本操作 （53）
3．2．3 PCB環(huán)境參數(shù)的設(shè)置 （53）
3．2．4 PCB中圖件的放置 （55）
3．3 電路板設(shè)計步驟（基礎(chǔ)篇） （56）
3．3．1 規(guī)劃PCB （56）
3．3．2 將原理圖設(shè)計信息載入PCB編輯器 （58）
3．3．3 設(shè)計規(guī)則 （60）
3．3．4 元件自動布局及手工調(diào)整布局 （64）
3．3．5 自動布線 （66）
3．3．6 設(shè)計規(guī)則檢查 （66）
3．4 電路板設(shè)計步驟（提高篇） （68）
3．4．1 電路板設(shè)計的一般原則 （68）
3．4．2 PCB元器件庫管理 （70）
3．4．3 PCB的輸出 （76）
本章小結(jié) （80）
技能訓(xùn)練 （80）
第4章 Proteus ISIS電路仿真軟件的應(yīng)用 （85）
4．1 概述 （85）
4．2 Proteus ISIS基本界面 （85）
4．3 電路原理圖的建立 （89）
4．3．1 定制電路原理圖工作界面 （89）
4．3．2 元件與元件庫 （90）
4．3．3 創(chuàng)建電路原理圖的基本操作 （91）
4．4 電路仿真與分析方法 （94）
4．4．1 虛擬儀器使用 （94）
4．4．2 基本分析方法 （98）
4．5 仿真應(yīng)用舉例 （106）
4．5．1 在電路基礎(chǔ)中的應(yīng)用 （106）
4．5．2 在模擬電子技術(shù)中的應(yīng)用 （107）
4．5．3 在數(shù)字電子技術(shù)中的應(yīng)用 （108）
4．5．4 在單片機(jī)技術(shù)中的應(yīng)用 （108）
本章小結(jié) （110）
技能訓(xùn)練 （110）
第5章 可編程邏輯器件 （113）
5．1 可編程邏輯器件概述 （113）
5．1．1 可編程邏輯器件的發(fā)展歷程 （113）
5．1．2 可編程邏輯器件的分類 （113）
5．2 大規(guī)?？删幊踢壿嬈骷?（114）
5．2．1 基于乘積項（Product-Term）的CPLD結(jié)構(gòu) （114）
5．2．2 基于查找表（Look-Up-Table）的FPGA結(jié)構(gòu) （116）
5．3 CPLD/FPGA器件的配置與編程 （117）
5．3．1 下載電纜 （117）
5．3．2 配置方式 （118）
本章小結(jié) （119）
第6章 基于CPLD/FPGA的常用EDA設(shè)計軟件的應(yīng)用 （120）
6．1 Quartus II軟件功能簡介 （120）
6．2 知識基礎(chǔ) （120）
6．2．1 設(shè)計輸入 （120）
6．2．2 項目編譯與匹配 （121）
6．2．3 項目的仿真和定時分析 （121）
6．2．4 器件編程下載 （122）
6．3 可編程邏輯常用設(shè)計輸入法介紹 （122）
6．3．1 原理圖設(shè)計輸入法 （122）
6．3．2 文本設(shè)計輸入（VHDL）法簡介 （132）
6．3．3 層次化設(shè)計輸入法簡介 （133）
6．4 基本應(yīng)用 （135）
6．4．1 項目設(shè)計輸入 （135）
6．4．2 項目編譯與適配 （135）
6．4．3 項目功能仿真與時序分析 （136）
6．4．4 管腳重新分配與定位 （140）
6．4．5 元器件下載編程與硬件實現(xiàn) （144）
6．5 其他CPLD/FPGA的常用EDA工具 （146）
本章小結(jié) （147）
技能訓(xùn)練 （147）
第7章 硬件描述語言 （151）
7．1 概述 （151）
7．2 VHDL的語言基本結(jié)構(gòu) （151）
7．2．1 VHDL程序結(jié)構(gòu) （151）
7．2．2 實體 （152）
7．2．3 結(jié)構(gòu)體 （153）
7．3 VHDL的基本知識 （154）
7．3．1 關(guān)鍵字（保留字） （154）
7．3．2 標(biāo)識符 （154）
7．3．3 數(shù)據(jù)對象 （155）
7．3．4 數(shù)據(jù)類型 （156）
7．3．5 運算符 （157）
7．3．6 屬性 （158）
7．4 VHDL的主要描述語句 （158）
7．4．1 順序語句 （158）
7．4．2 并行語句 （163）
7．5 子程序、程序包、庫和配置 （166）
7．5．1 子程序 （166）
7．5．2 程序包 （167）
7．5．3 庫 （168）
7．5．4 配置 （168）
7．6 VHDL的設(shè)計舉例 （169）
7．6．1 VHDL的結(jié)構(gòu)描述方法 （169）
7．6．2 組合邏輯電路的設(shè)計 （169）
7．6．3 時序邏輯電路的設(shè)計 （173）
7．6．4 數(shù)字系統(tǒng)的層次化設(shè)計 （177）
7．7 Verilog語言介紹 （182）
7．7．1 概述 （182）
7．7．2 Verilog主要描述語句 （183）
7．7．3 應(yīng)用實例 （185）
本章小結(jié) （186）
技能訓(xùn)練 （186）
參考文獻(xiàn) （195）