循序漸進實例化學習Verilog HDL

1 EDA技術(shù)簡介
1.1 可編程邏輯器件概述
1.2 可編程邏輯器件的發(fā)展歷史
1.3 可編程邏輯器件的開發(fā)工具
1.4 可編程邏輯器件的邏輯定制原理

2 Verilog HDL入門
2.1 Verilog HDL簡介及基本語法
2.2 Verilog HDL的補充語法和基本語句
2.3 同步電路與異步電路設(shè)計
2.4 條件語句
2.5 阻塞賦值與非阻塞賦值
2.6 邊沿檢測電路

3 Verilog HDL語法進階
3.1 casex語句和casez語句
3.2 Verilog HDL內(nèi)置元件及元件例化
3.3 用戶module的例化
3.4 generate語句
3.5 向量的部分選擇

4 Verilog HDL設(shè)計技巧
4.1 Verilog HDL中雙向端口的定義和使用
4.2 PWM波形的設(shè)計與實現(xiàn)
4.3 分頻器
4.4 存儲器的設(shè)計與使用
4.5 基于存儲器的DDS設(shè)計
4.6 有限狀態(tài)機設(shè)計方法

5 常用模塊的Verilog HDL設(shè)計
5.1 簡易UART的設(shè)計
5.2 VGA接口驅(qū)動設(shè)計
5.3 PS／2接口設(shè)計
5.4 HDMI接口驅(qū)動

6 基于Verilog HDL的CPU設(shè)計
6.1 CPU概覽
6.2 計算機各個組成模塊的設(shè)計
6.3 CPU頂層設(shè)計
6.4 CPU功能擴展

參考文獻
附錄1 Verilog HDL代碼風格和書寫規(guī)范
附錄2 Quartus Ⅱ仿真使用指南
附錄3 基于DE2-115的實驗操作入門
附錄4 Quartus Ⅱ中引腳分配方法