FPGA深度解析

第1章FPGA簡介1 1.1什么是FPGA1 1.1.1FPGA簡述1 1.1.2FPGA與MCU芯片的區(qū)別2 1.2FPGA的應用場景2 1.3FPGA現狀4 1.4開發(fā)FPGA需要的HDL語言5 1.5FPGA設計流程6 1.6一個使用FPGA的經典實例7 小結8 第2章FPGA結構與片上資源9 2.1FPGA主要廠商9 2.2FPGA的結構9 2.3基于LUT的設計方法11 2.4LE與LAB13 2.5全局網絡14 2.6可配置I/O17 2.7內部存儲資源23 2.8實例：FPGA是如何實現用戶設計的24 2.9其他資源25 小結25 第3章可綜合設計與仿真驗證26 3.1RTL26 3.2可綜合設計26 3.2.1整體結構28 3.2.2變量類型、時序邏輯與組合邏輯28 3.2.3運算符和條件語句32 3.2.4例化36 3.2.5parameter與define37 3.3仿真驗證37 3.3.1一個最簡單的Testbench驗證平臺實例38 3.3.2帶有比對功能和參考模型的驗證模型41 3.4與Verilog仿真器有關的一點知識42 小結45 第4章綜合、布局與布線46 4.1工作流程46 4.2綜合以及優(yōu)化47 4.2.1綜合優(yōu)化的概念47 4.2.2RTL代碼綜合優(yōu)化思想50 4.3布局與布線52 小結59 第5章靜態(tài)時序分析60 5.1什么叫做靜態(tài)時序分析60 5.2時序分析模型62 5.2.1時序分析最基礎模型62 5.2.2芯片外部輸入/輸出時序分析模型63 5.3時序分析中的各項參數66 5.3.1概述66 5.3.2時序分析公式的推導68 5.4時序約束文件的編寫69 5.5實例：基于Timequest的時序約束和分析76 5.5.1Timequest使用簡介76 5.5.2如何閱讀時序報告82 小結86 第6章功耗控制87 6.1CMOS門電路簡介87 6.2FPGA功耗的構成88 6.3時鐘網絡及其功耗90 6.4門控時鐘93 6.5劃分時鐘區(qū)域95 6.6RAM的時鐘使能96 6.7使用雙沿觸發(fā)器98 6.8CMOS導通電流98 6.9減少供電電壓99 6.10改變I/O的終端方式100 6.11實例：FPGA低功耗設計101 小結101 第7章跨時鐘域傳輸102 7.1實例：跨時鐘域處理102 7.2跨時鐘域的亞穩(wěn)態(tài)現象102 7.3亞穩(wěn)態(tài)的多徑傳輸104 7.4兩級觸發(fā)器同步器106 7.5多徑與多級寄存器同步鏈108 7.6組合邏輯信號的同步化109 7.7快時鐘域信號的同步化110 7.8多位信號的跨時鐘域處理112 7.9實際設計中規(guī)劃跨時鐘方案的重要性116 小結116 第8章復位電路117 8.1復位的用途117 8.2無復位電路118 8.3異步復位119 8.4實例：異步復位測試122 8.5同步復位123 8.6異步復位與同步撤離125 8.7復位網絡127 8.8多時鐘域復位方案129 小結130 第9章異步FIFO原理及使用131 9.1實例：異步FIFO的應用131 9.2同步FIFO與異步FIFO132 9.3異步FIFO設計思想133 9.4異步FIFO設計中的關鍵技術135 9.4.1異步FIFO讀/寫地址采樣135 9.4.2FIFO的深度137 9.5異步FIFO邏輯實現代碼138 9.5.1信號定義138 9.5.2RTL代碼139 9.6異步FIFO的讀/寫時鐘差別對格雷碼的影響147 9.7FIFO的應用注意事項148 小結149 第10章高效SDRAM控制器的設計150 10.1SDRAM簡介150 10.1.1SDRAM特點及其編址方式150 10.1.2SDRAM原理152 10.2SDRAM時序及操作特性153 10.3實例：高效SDRAM控制器設計158 10.3.1SDRAM控制器的設計思想158 10.3.2SDRAM控制器內部模塊設計161 10.3.3SDRAM控制器與SDRAM之間的芯片接口時序問題173 小結175 第11章高速SerDes接口設計176 11.1高速SerDes接口的原理及其系統組成176 11.1.1SerDes概述176 11.1.2Cyclone IV GX高速收發(fā)器系統框架178 11.1.3高速收發(fā)器時鐘架構180 11.2高速SerDes接口的電氣特性182 11.3動態(tài)可重配IP184 11.4實例：高速SerDes接口邏輯設計187 11.4.1設計需求187 11.4.2設計具體實現188 小結204 第12章常用數字信號處理的FPGA實現205 12.1模擬信號與數字信號205 12.2數字信號的定點表示方式206 12.2.1有符號和無符號的表示方法206 12.2.2定點化運算法則208 12.3實例：FFT處理器在FPGA上的實現213 12.3.1FFT基本原理213 12.3.2FFT的信號流圖215 12.4FFT在FPGA中的實現218 12.4.1FFT的定點化218 12.4.2FFT的實現細節(jié)219 12.5實例：多速率抽取/插值濾波器在FPGA上的實現222 12.5.1多速率抽取濾波器的優(yōu)化電路222 12.5.2多速率抽取濾波器的實現223 小結226 第13章高速LVDS信號的接收227 13.1什么是LVDS信號227 13.2實例：使用FPGA接收LVDS信號228 13.3采用input delay約束保證源同步接收的正確性230 13.3.1源同步輸入時序分析230 13.3.2使用input delay約束實現時序收斂232 13.4使用iserdes及調整采樣時鐘方式來接收高速LVDS信號235 13.4.1使用iserdes和idelay部件來接收高速LVDS信號的電路235 13.4.2具體實現結構237 小結245 第14章布局布線失敗怎么辦246 14.1布局布線失敗246 14.2找到設計的hot spot247 14.3解決布線擁塞問題248 小結256 參考文獻257