低功耗集成電路

定　價(jià)：￥90.00

作　者：	張鋒，沈海華，陳鋮穎著
出版社：	科學(xué)出版社
叢編項(xiàng)：	信息科學(xué)技術(shù)學(xué)術(shù)著作叢書
標(biāo)　簽：	電子通信工業(yè)技術(shù) 基本電子電路

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ISBN：	9787030500427	出版時(shí)間：	2016-09-01	包裝：	平裝
開本：	16開	頁數(shù)：	233	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《低功耗集成電路》從多個(gè)角度對(duì)超大規(guī)模集成電路VLSI的低功耗設(shè)計(jì)方法進(jìn)行介紹。首先，從SoC芯片的角度出發(fā)介紹大規(guī)模集成電路的低功耗來源、發(fā)展趨勢(shì)及功耗的評(píng)估和驗(yàn)證，這部分對(duì)于理論和內(nèi)容都是從數(shù)字電路系統(tǒng)級(jí)角度出發(fā)，針對(duì)當(dāng)前大規(guī)模SoC芯片的新技術(shù)和成果進(jìn)行論述。其次，從微電子的固態(tài)電路設(shè)計(jì)角度出發(fā)，較為詳細(xì)地介紹亞閾值晶體管、低功耗低噪聲放大器、低功耗Sigma-Delta模數(shù)轉(zhuǎn)換器等晶體管電路低功耗設(shè)計(jì)原理與趨勢(shì)。然后，主要介紹半導(dǎo)體領(lǐng)域的一個(gè)重要分支——存儲(chǔ)器的高性能低功耗設(shè)計(jì)，并重點(diǎn)論述靜態(tài)隨機(jī)存儲(chǔ)器和阻變存儲(chǔ)器兩個(gè)特征明顯的存儲(chǔ)器。最后對(duì)芯片未來的低功耗技術(shù)發(fā)展趨勢(shì)進(jìn)行闡述?！兜凸募呻娐贰穼?duì)CMOS集成電路設(shè)計(jì)和研究的讀者，特別是高等院校中從事計(jì)算機(jī)芯片系統(tǒng)、電子信息領(lǐng)域、微電子專業(yè)學(xué)生，以及進(jìn)行集成電路設(shè)計(jì)的工程師，都會(huì)起到有益的幫助。

作者簡(jiǎn)介

暫缺《低功耗集成電路》作者簡(jiǎn)介

圖書目錄

《信息科學(xué)技術(shù)學(xué)術(shù)著作叢書》序
前言
第1章集成電路功耗來源
1．1 動(dòng)態(tài)切換功耗
1．2 瞬時(shí)短路功耗
1．3 靜態(tài)功耗
第2章低功耗的設(shè)計(jì)與實(shí)現(xiàn)
2．1 系統(tǒng)級(jí)實(shí)現(xiàn)
2．1．1 動(dòng)態(tài)電壓／頻率調(diào)節(jié)技術(shù)介紹
2．1．2 分塊耗能控制的自動(dòng)DVFS在能量受限的NoC通信模塊上的應(yīng)用
2．1．3 在線學(xué)習(xí)進(jìn)行系統(tǒng)級(jí)能量控制
2．1．4 帶有DvFs的多分區(qū)的內(nèi)存結(jié)構(gòu)
2．1．5 多時(shí)鐘域處理器中的集成CPU高速緩存功耗管理
2．2 算法級(jí)實(shí)現(xiàn)（通過較少總線上比特翻轉(zhuǎn)的次數(shù)減少功耗）
2．2．1 編譯碼算法
2．2．2．Markov模型
2．2．3 減少比特翻轉(zhuǎn)次數(shù)的算法
2．3 結(jié)構(gòu)級(jí)低功耗設(shè)計(jì)方法
2．3．1 總線的低功耗設(shè)計(jì)
2．3．2 存儲(chǔ)器優(yōu)化
2．3．3 預(yù)運(yùn)算技術(shù)
2．3．4 并行技術(shù)
2．3．5 流水線技術(shù)
2．4 寄存器傳輸級(jí)（RTL）和門級(jí)（Gate一1evel）低功耗設(shè)計(jì)
2．4．1 時(shí)鐘門控
2．4．2 動(dòng)態(tài)頻率調(diào)整（DFS）技術(shù)
2．4．3 電源門控技術(shù)
2．4．4 信號(hào)門控
2．5 電路級(jí)
2．5．1 電荷循環(huán)總線結(jié)構(gòu)
2．5．2 多米諾邏輯
2．6 工藝級(jí)
2．6．1 多閾值電壓
2．6．2 多電壓技術(shù)
2．6．3 GateSizing
2．6．4 面積優(yōu)化技術(shù)
第3章功耗評(píng)估
3．1 基于模擬方法的Fractal算法低功耗估計(jì)
3．2 混合級(jí)別功率估計(jì)
3．3 存儲(chǔ)器的功率估計(jì)
第4章亞閾值MOS晶體管
4．1 MOS工藝概述
4．2 MOS器件模型
4．2．1 MOS管I／V特性
4．2．2 二階效應(yīng)
4．3 亞閾區(qū)設(shè)計(jì)考慮
4．3．1 PVT變量
4．3．2 匹配性
4．3．3 噪聲
4．4 極低功耗亞閾值MOS晶體管電路設(shè)計(jì)
4．4．1 MOS晶體管泄漏機(jī)理
4．4．2 MOS晶體管泄漏降低技術(shù)
4．5 亞閾值CMOs邏輯中的參數(shù)變化影響
4．5．1 噪聲裕度
4．5．2 能耗
4．6 小結(jié)
第5章低功耗、低噪聲放大器
5．1 芯片中的噪聲
5．2 低頻噪聲及失調(diào)電壓消除技術(shù)
5．3 斬波調(diào)制放大器設(shè)計(jì)
5．3．1 傳統(tǒng)斬波調(diào)制放大器設(shè)計(jì)
5．3．2 低阻結(jié)點(diǎn)斬波調(diào)制放大器設(shè)計(jì)
5．4 亞閾值心電放大器設(shè)計(jì)
5．5 小結(jié)
第6章低功耗Sigma-Delta模數(shù)轉(zhuǎn)換器
6．1 Sigma-Delta模數(shù)轉(zhuǎn)換器基礎(chǔ)
6．2 Sigma-Delta模數(shù)轉(zhuǎn)換器結(jié)構(gòu)
6．2．1 單環(huán)調(diào)制器結(jié)構(gòu)
6．2．2 多級(jí)噪聲整形調(diào)制器結(jié)構(gòu)
6．2．3 多位量化調(diào)制器結(jié)構(gòu)
6．3 Sigma-Delta調(diào)制器的性能參數(shù)
6．4 低功耗Sigma-Delta調(diào)制器電路設(shè)計(jì)
6．4．1 前饋Sigma-Delta調(diào)制器結(jié)構(gòu)
6．4．2 采樣開關(guān)運(yùn)算放大器
6．4．3 低功耗運(yùn)算放大器
6．4．4 低功耗比較器
6．5 小結(jié)
第7章低功耗高速靜態(tài)隨機(jī)存儲(chǔ)器
7．1 存儲(chǔ)器說明
7．2 SRAM的設(shè)計(jì)基礎(chǔ)
7．2．1 基于CMOS工藝SRAM的電路結(jié)構(gòu)
7．2．2 sRAM的性能指標(biāo)
7．3 SRAM的高速低功耗設(shè)計(jì)技術(shù)
7．3．1 SRAM的譯碼電路功耗
7．3．2 數(shù)據(jù)通路的高速低功耗設(shè)計(jì)技術(shù)
7．3．3 SRAM的低功耗結(jié)構(gòu)優(yōu)化技術(shù)
7．4 小結(jié)
第8章低功耗阻變存儲(chǔ)器
8．1 阻變存儲(chǔ)器說明
8．2 阻變存儲(chǔ)器的低功耗操作
8．2．1 RRAM的低功耗高可靠寫入操作
8．2．2 RRAM的低功耗高可靠讀出操作
8．3 阻變存儲(chǔ)器的熱效應(yīng)
8．4 小結(jié)
第9章低功耗集成電路發(fā)展趨勢(shì)分析
9．1 低功耗SoC的技術(shù)發(fā)展趨勢(shì)分析
9．2 低功耗混合信號(hào)集成電路發(fā)展方向分析
9．3 低功耗存儲(chǔ)器電路的未來發(fā)展方向
參考文獻(xiàn)