數(shù)字電路與邏輯設計（第2版）

第1章　數(shù)字邏輯基礎 1
1．1　引論　1
1．1．1　數(shù)字電路的由來及發(fā)展　1
1．1．2　模擬/數(shù)字信號　1
1．1．3　數(shù)字電路的特點　2
1．1．4　數(shù)字集成電路的分類　2
1．2　數(shù)制和編碼　3
1．2．1　數(shù)制　3
1．2．2　不同數(shù)制間的轉(zhuǎn)換　5
1．2．3　常用編碼　8
1．3　邏輯代數(shù)　12
1．3．1　3種基本邏輯關系　12
1．3．2　復合邏輯和邏輯運算　13
1．3．3　邏輯代數(shù)的基本公式、3個規(guī)則和常用公式　15
1．3．4　邏輯函數(shù)及其表示方法　18
1．3．5　邏輯函數(shù)的化簡方法　24
習題　33
第2章　邏輯門電路　36
2．1　基本邏輯門電路　36
2．1．1　二極管與門和或門　36
2．1．2　晶體三極管反相器　37
2．2　TTL集成邏輯門　38
2．2．1　TTL與非門的典型電路及工作原理　38
2．2．2　TTL與非門的主要外特性及
參數(shù)　40
2．2．3　TTL集成門電路使用注意　45
2．2．4　TTL與非門的改進電路　47
2．2．5　其他類型的TTL門電路　49
2．3　發(fā)射極耦合邏輯門（ECL）　52
2．3．1　電路的基本結(jié)構　52
2．3．2　ECL門的工作特點　53
2．4　MOS集成門　53
2．4．1　MOS反相器　54
2．4．2　NMOS門電路　56
2．4．3　CMOS門電路　57
2．4．4　CMOS集成電路使用注意事項　61
習題　62
第3章　組合邏輯電路　67
3．1　小規(guī)模組合邏輯電路的分析和設計　67
3．1．1　組合邏輯電路分析　68
3．1．2　組合邏輯電路設計　69
3．2　常見組合邏輯中規(guī)模集成電路　75
3．2．1　編碼器　76
3．2．2　譯碼器　80
3．2．3　數(shù)據(jù)選擇器和數(shù)據(jù)分配器　88
3．2．4　運算電路（加法器）　99
3．2．5　數(shù)值比較器　103
3．2．6　奇偶校驗器　106
3．3　組合邏輯電路中的競爭冒險現(xiàn)象　107
3．3．1　產(chǎn)生競爭冒險的原因　108
3．3．2　消除競爭冒險的方法　109
習題　110
第4章　集成觸發(fā)器　115
4．1　基本RS觸發(fā)器　115
4．2　鐘控觸發(fā)器　118
4．2．1　鐘控RS觸發(fā)器　118
4．2．2　鐘控D觸發(fā)器　119
4．2．3　鐘控JK觸發(fā)器　120
4．2．4　鐘控T和T'觸發(fā)器　121
4．2．5　觸發(fā)器的轉(zhuǎn)換　122
4．2．6　電位觸發(fā)方式　123
4．3　主從JK觸發(fā)器　124
4．3．1　主從JK觸發(fā)器的工作原理　124
4．3．2　主從JK觸發(fā)器的一次翻轉(zhuǎn)　125
4．4　邊沿觸發(fā)器　126
4．4．1　下降沿JK觸發(fā)器　126
4．4．2　維持-阻塞D觸發(fā)器　128
4．4．3　CMOS觸發(fā)器　131
習題　133
第5章　時序邏輯電路　139
5．1　概述　139
5．1．1　時序邏輯電路的結(jié)構模型及特點　139
5．1．2　時序邏輯電路的類型　140
5．2　時序邏輯電路的分析　141
5．2．1　時序邏輯電路的分析步驟　141
5．2．2　小規(guī)模同步計數(shù)器　143
5．2．3　集成同步計數(shù)器　145
5．2．4　小規(guī)模異步計數(shù)器　154
5．2．5　集成異步計數(shù)器　158
5．2．6　小規(guī)模寄存器和移位寄存器　162
5．2．7　集成移位寄存器　167
5．3　時序邏輯電路的設計　172
5．3．1　采用中規(guī)模集成器件實現(xiàn)任意模值計數(shù)（分頻）器　172
5．3．2　采用小規(guī)模器件設計時序邏輯電路的一般過程　178
5．3．3　采用小規(guī)模器件設計計數(shù)器　184
5．3．4　采用小規(guī)模器件設計序列信號發(fā)生器　190
5．3．5　采用小規(guī)模器件設計狀態(tài)機　193
習題　195
第6章　半導體存儲器和可編程邏輯器件　204
6．1　半導體存儲器　204
6．1．1　存儲器的基本概念　204
6．1．2　順序存儲器（SAM）　208
6．1．3　只讀存儲器（ROM）　210
6．1．4　隨機存取存儲器（RAM）　217
6．2　可編程邏輯器件　222
6．2．1　PLD的基本結(jié)構　224
6．2．2　可編程邏輯陣列（PLA）　226
6．2．3　可編程陣列邏輯（PAL）　228
6．2．4　通用陣列邏輯（GAL）　233
6．2．5　現(xiàn)場可編程陣列（FPGA）　238
習題　242
第7章　D/A和A/D轉(zhuǎn)換　245
7．1　D/A轉(zhuǎn)換器　245
7．1．1　R-2R T型電阻D/A轉(zhuǎn)換器　246
7．1．2　集成D/A轉(zhuǎn)換器　248
7．1．3　D/A轉(zhuǎn)換器的主要參數(shù)　252
7．2　A/D轉(zhuǎn)換器　253
7．2．1　A/D轉(zhuǎn)換的基本原理　253
7．2．2　常見A/D轉(zhuǎn)換的類型　255
7．2．3　集成A/D轉(zhuǎn)換器　258
7．2．4　A/D轉(zhuǎn)換器的主要參數(shù)　260
習題　262
第8章　脈沖單元電路　264
8．1　概述　264
8．1．1　脈沖電路概念　264
8．1．2　脈沖信號　264
8．1．3　555定時器　265
8．2　施密特觸發(fā)器　267
8．2．1　555定時器構成的施密特觸發(fā)器　267
8．2．2　集成施密特觸發(fā)器　268
8．2．3　施密特觸發(fā)器的應用　270
8．3　單穩(wěn)態(tài)觸發(fā)器　270
8．3．1　555定時器構成的單穩(wěn)態(tài)觸發(fā)器　271
8．3．2　集成單穩(wěn)態(tài)觸發(fā)器　272
8．3．3　單穩(wěn)態(tài)觸發(fā)器的應用　274
8．4　多諧振蕩器　275
8．4．1　555定時器構成的多諧振蕩器　276
8．4．2　石英晶體振蕩器　277
習題　279
第9章　數(shù)字系統(tǒng)設計　282
9．1　概述　282
9．2　數(shù)字計時器設計　282
9．2．1　系統(tǒng)原理框圖　283
9．2．2　計數(shù)模塊　283
9．2．3　顯示控制模塊　285
9．2．4　控制模塊　287
9．2．5　數(shù)字計時器頂層電路　290
9．3　數(shù)控脈寬脈沖信號發(fā)生器　291
9．3．1　系統(tǒng)原理框圖　291
9．3．2　脈沖控制模塊　292
9．3．3　脈寬變換模塊　298
9．3．4　分頻模塊　300
9．3．5　顯示模塊　302
9．3．6　數(shù)控脈寬脈沖信號發(fā)生器頂層電路　303
習題　305
附錄A　常用基本邏輯單元國標符號與非國標符號對照表　306
附錄B　半導體集成電路型號命名法　308
B．1　國標（GB 3430—89）集成電路命名法　308
B．2　54/74系列集成電路器件型號命名　309
B．3　國外CMOS集成電路主要生產(chǎn)公司和產(chǎn)品型號前綴　309
附錄C　常用中、小規(guī)模集成電路產(chǎn)品型號索引　310
C．1　TTL中、小規(guī)模集成電路　310
C．2　MOS集成電路　316