Intel FPGA/CPLD設(shè)計(jì)：基礎(chǔ)篇

第1章FPGACPLD簡(jiǎn)介11．1可編程邏輯設(shè)計(jì)技術(shù)簡(jiǎn)介11．1．1可編程邏輯器件發(fā)展簡(jiǎn)史11．1．2可編程邏輯器件分類21．2FPGA帶來的優(yōu)勢(shì)21．3FPGACPLD的基本結(jié)構(gòu)31．3．1FPGA的基本結(jié)構(gòu)31．3．2CPLD的基本結(jié)構(gòu)71．3．3FPGA和CPLD的比較91．4FPGACPLD的設(shè)計(jì)流程101．5FPGACPLD的常用開發(fā)工具141．6下一代可編程邏輯設(shè)計(jì)技術(shù)展望181．6．1下一代可編程邏輯器件硬件上的四大發(fā)展趨勢(shì)181．6．2下一代EDA軟件設(shè)計(jì)方法發(fā)展趨勢(shì)231．7小結(jié)271．8問題與思考27第2章AlteraFPGACPLD的結(jié)構(gòu)282．1Altera高密度FPGA282．1．1主流高端FPGA──StratixVEGXGTGS282．1．2內(nèi)嵌10Gbits高速串行收發(fā)器的FPGA──StratixIVGT502．1．3內(nèi)嵌高速串行收發(fā)器的中端FPGA──ArriaIIGX532．2Altera低成本FPGA532．3Altera的CPLD器件592．4小結(jié)622．5問題與思考62第3章AlteraQuartusII開發(fā)流程633．1QuartusII軟件綜述633．1．1QuartusII軟件的功能633．1．2QuartusII軟件的用戶界面653．2設(shè)計(jì)輸入683．2．1設(shè)計(jì)輸入方式703．2．2設(shè)計(jì)規(guī)劃713．2．3設(shè)計(jì)輸入文件實(shí)例713．2．4設(shè)計(jì)約束733．3綜合793．3．1使用QuartusII軟件集成綜合793．3．2控制綜合793．3．3綜合實(shí)例843．3．4第三方綜合工具853．4布局布線863．4．1設(shè)置布局布線參數(shù)863．4．2布局布線實(shí)例903．4．3增量布局布線913．4．4反標(biāo)保留分配913．5仿真923．5．1建立矢量源文件923．5．2仿真實(shí)例953．6編程與配置963．6．1建立編程文件963．6．2器件編程和配置983．7案例分析：濾波器的設(shè)計(jì)1003．7．1第1個(gè)濾波器1003．7．2第2個(gè)濾波器：插入流水1033．7．3第3個(gè)濾波器：對(duì)稱結(jié)構(gòu)1053．7．4第4個(gè)濾波器：脈動(dòng)濾波器（SystolicFilter）1063．7．5第5個(gè)濾波器：對(duì)稱反向結(jié)構(gòu)脈動(dòng)濾波器1073．7．6案例總結(jié)1093．8小結(jié)1093．9問題與思考109第4章Altera的IP工具1104．1IP的概念和Altera的IP1104．1．1IP的概念1104．1．2Altera可提供的IP1114．1．3AlteraIP在設(shè)計(jì)中的作用1134．2使用Altera的基本宏功能1144．2．1定制基本宏功能1154．2．2實(shí)現(xiàn)基本宏功能1194．2．3設(shè)計(jì)實(shí)例1224．3使用Altera的IP核1254．3．1定制IP核1254．3．2實(shí)現(xiàn)IP核1294．3．3設(shè)計(jì)實(shí)例1304．4小結(jié)1314．5問題與思考131第5章QuartusII的常用輔助設(shè)計(jì)工具1325．1IO分配驗(yàn)證1325．1．1IO分配驗(yàn)證功能簡(jiǎn)介1335．1．2IO分配驗(yàn)證流程1335．1．3用于IO分配驗(yàn)證的輸入1365．1．4運(yùn)行IO分配驗(yàn)證1375．2功率分析1395．2．1Excel-based功率計(jì)算器1395．2．2Simulation-based功率估算1415．3RTL閱讀器1425．3．1RTL閱讀器簡(jiǎn)介1425．3．2RTL閱讀器用戶界面1435．3．3原理圖的分頁(yè)和模塊層次的切換1445．3．4過濾原理圖1455．3．5將原理圖中的節(jié)點(diǎn)定位到源設(shè)計(jì)文件1475．3．6在原理圖中查找節(jié)點(diǎn)或網(wǎng)線1475．3．7使用RTL閱讀器分析設(shè)計(jì)中的問題1485．4SignalProbe及SignalTapII邏輯分析器1485．4．1SignalProbe1485．4．2SignalTapII1515．5時(shí)序收斂平面布局規(guī)劃器（TimingClosureFloorplan）1575．5．1使用TimingClosureFloorplan分析設(shè)計(jì)1585．5．2使用TimingClosureFloorplan優(yōu)化設(shè)計(jì)1645．6ChipEditor底層編輯器1645．6．1ChipEditor功能簡(jiǎn)介1645．6．2使用ChipEditor的設(shè)計(jì)流程1655．6．3ChipEditor視圖1665．6．4資源特性編輯器1685．6．5ChipEditor的一般應(yīng)用1725．7工程更改管理（ECO）1725．7．1ECO簡(jiǎn)介1735．7．2ECO的應(yīng)用范圍1735．7．3ECO的操作流程1745．7．4使用ChangeManager查看和管理更改1755．7．5ECO驗(yàn)證1765．8小結(jié)1765．9問題與思考176第6章編程與配置1776．1配置AlteraFPGA1776．1．1配置方式1776．1．2主動(dòng)串行（AS）1836．1．3被動(dòng)串行（PS）1866．1．4快速被動(dòng)并行（FPP）1886．1．5被動(dòng)并行異步（PPA）1896．1．6JTAG配置方式1916．1．7ByteBlasterII下載電纜1926．1．8配置芯片1946．2配置文件和軟件支持1946．2．1軟件支持1946．2．2配置文件1966．3單板設(shè)計(jì)及調(diào)試注意事項(xiàng)1996．3．1配置的可靠性2006．3．2單板設(shè)計(jì)要點(diǎn)2006．3．3調(diào)試建議2016．4小結(jié)2036．5問題與思考203第7章第三方EDA工具2047．1第三方EDA工具綜述2047．1．1NativeLink與WYSIWYG2047．1．23種EDA工具的使用流程2057．1．3QuartusII支持的第三方工具2057．2仿真的概念與ModelSim仿真工具2077．2．1仿真簡(jiǎn)介2077．2．2仿真的切入點(diǎn)2087．2．3ModelSim仿真工具的不同版本2107．2．4ModelSim的圖形用戶界面2107．2．5ModelSim的基本仿真步驟2217．2．6使用ModelSim進(jìn)行功能仿真2267．2．7使用ModelSim進(jìn)行時(shí)序仿真2307．2．8ModelSim仿真工具高級(jí)應(yīng)用2327．3綜合的概念與SynplifySynplifyPro綜合工具2427．3．1SynplifySynplifyPro的功能與特點(diǎn)2427．3．2SynplifyPro的用戶界面2487．3．3SynplifyPro綜合流程2517．3．4SynplifyPro的其他綜合技巧2727．4小結(jié)2847．5問題與思考284