EDA技術(shù)與VHDL（第5版）

第 1 章 EDA 技術(shù)概述 1
11 EDA 技術(shù) 1
12 EDA 技術(shù)應(yīng)用對象 2
13 常用的硬件描述語言 4
14 EDA 技術(shù)的優(yōu)勢 5
15 面向FPGA 和CPLD 的開發(fā)流程 6
151 設(shè)計輸入 7
152 綜合 7
153 適配（布線布局） 9
154 仿真 9
155 RTL 描述 10
16 可編程邏輯器件 10
161 PLD 的分類 11
162 PROM 可編程原理 12
163 GAL 14
17 CPLD 的結(jié)構(gòu)與可編程原理 15
18 FPGA 的結(jié)構(gòu)與工作原理 18
181 查找表邏輯結(jié)構(gòu) 18
182 Cyclone 4E 系列器件的結(jié)構(gòu)原理 18
183 內(nèi)嵌Flash 的FPGA 器件 21
19 硬件測試技術(shù) 21
191 內(nèi)部邏輯測試 21
192 JTAG 邊界掃描測試 22
110 編程與配置 22
111 Quartus II 23
112 IP 核 25
113 EDA 的發(fā)展趨勢 25
習(xí)題 27
第2 章程序結(jié)構(gòu)與數(shù)據(jù)對象 28
21 VHDL 程序結(jié)構(gòu) 28
22 VHDL 程序基本構(gòu)建 30
221 實體和端口模式 30
222 結(jié)構(gòu)體 31 223 庫和庫的種類 32
224 庫和程序包的調(diào)用方法 34
225 配置 35
23 VHDL 文字規(guī)則 36
231 數(shù)字 36
232 字符串 36
233 關(guān)鍵詞 37
234 標(biāo)識符及其表述規(guī)則 37
235 文件取名和存盤 38
236 規(guī)范的程序書寫格式 38
24 VHDL 數(shù)據(jù)對象 39
241 常數(shù) 39
242 變量 39
243 信號 40
習(xí)題 42
第3 章數(shù)據(jù)類型與順序語句 43
31 VHDL 數(shù)據(jù)類型 43
311 BIT 和BIT_VECTOR 類型 44
312 STD_LOGIC 和STD_LOGIC_VECTOR 類型 44
313 整數(shù)類型INTEGER 46
314 布爾數(shù)據(jù)類型BOOLEAN 47
315 SIGNED 和UNSIGNED 類型 47
316 其他預(yù)定義類型 49
317 數(shù)據(jù)類型轉(zhuǎn)換函數(shù) 50
32 常用順序語句 52
321 賦值語句 52
322 CASE 語句 53
323 PROCESS 語句 54
324 并置操作符& 55
325 IF 語句 56
33 IF 語句使用示例 57
331 D 觸發(fā)器的VHDL 描述 57
332 含異步復(fù)位和時鐘使能D 觸發(fā)器的描述 60
333 基本鎖存器的描述 60
334 含清零控制鎖存器的描述 62
335 實現(xiàn)時序電路的不同表述方式 63
336 4 位二進(jìn)制加法計數(shù)器設(shè)計 64
337 計數(shù)器更常用的VHDL 表達(dá)方式 65
338 設(shè)計一個實用計數(shù)器 67 339 含同步并行預(yù)置功能的8 位移位寄存器設(shè)計 69
3310 優(yōu)先編碼器設(shè)計 70
34 VHDL 其他順序語句 71
341 LOOP 循環(huán)語句 72
342 NEXT 語句 72
343 EXIT 語句 73
344 WAIT 語句 74
345 GENERIC 參數(shù)定義語句 77
346 REPORT 語句 77
347 斷言語句 78
348 端口數(shù)據(jù)含1 個數(shù)的統(tǒng)計電路模塊設(shè)計 80
習(xí)題 81
第4 章時序仿真與硬件實現(xiàn) 83
41 代碼編輯輸入和系統(tǒng)編譯 83
411 編輯和輸入設(shè)計文件 83
412 創(chuàng)建工程 84
413 約束項目設(shè)置 85
414 全程綜合與編譯 87
415 RTL 圖觀察器應(yīng)用 88
42 時序仿真 89
43 硬件測試 91
431 引腳鎖定 92
432 編譯文件下載 93
433 通過JTAG 口對配置芯片進(jìn)行間接編程 95
434 USB-Blaster 驅(qū)動程序安裝方法 96
44 電路原理圖設(shè)計流程 96
441 設(shè)計一個半加器 96
442 完成全加器頂層設(shè)計 98
443 對全加器進(jìn)行時序仿真和硬件測試 99
45 利用屬性表述實現(xiàn)引腳鎖定 100
46 SignalTap II 的用法 101
47 編輯SignalTap II 的觸發(fā)信號 106
48 安裝Quartus II 131 說明 106
習(xí)題 111
實驗與設(shè)計 112
實驗4-1 多路選擇器設(shè)計實驗 112
實驗4-2 十六進(jìn)制7 段數(shù)碼顯示譯碼器設(shè)計 112
實驗4-3 應(yīng)用宏模塊設(shè)計數(shù)字頻率計 114
實驗4-4 計數(shù)器設(shè)計實驗 117實驗4-5 數(shù)碼掃描顯示電路設(shè)計 118
實驗4-6 硬件消抖動電路設(shè)計 118
實驗4-7 串行靜態(tài)顯示控制電路設(shè)計 119
第5 章并行語句 121
51 并行信號賦值語句 121
511 簡單信號賦值語句 121
512 條件信號賦值語句 122
513 選擇信號賦值語句 123
514 塊語句 124
515 元件例化語句 124
516 例化語句應(yīng)用示例 125
517 生成語句 127
518 GENERIC 參數(shù)傳遞映射語句及其使用方法 129
519 數(shù)據(jù)類型定義語句 131
5110 VHDL 的存儲器描述 134
5111 信號屬性及屬性函數(shù) 136
52 VHDL 運算操作符 138
521 邏輯操作符 138
522 關(guān)系操作符 140
523 算術(shù)操作符 141
524 省略賦值操作符 144
53 keep 屬性應(yīng)用 145
54 SignalProbe 使用方法 146
習(xí)題 148
實驗與設(shè)計 149
實驗5-1 8 位加法器設(shè)計實驗 149
實驗5-2 高速硬件除法器設(shè)計 149
實驗5-3 移位相加型8 位硬件乘法器設(shè)計 150
實驗5-4 基于VHDL 代碼的頻率計設(shè)計 150
實驗5-5 VGA 彩條信號顯示控制電路設(shè)計 152
實驗5-6 不同類型的移位寄存器設(shè)計實驗 156
第6 章 LPM宏模塊使用方法 157
61 調(diào)用計數(shù)器宏模塊示例 157
611 計數(shù)器LPM 模塊文本代碼的調(diào)用 157
612 LPM 計數(shù)器代碼與參數(shù)傳遞語句應(yīng)用 159
613 創(chuàng)建工程與仿真測試 160
62 利用屬性控制乘法器構(gòu)建的示例 161
63 LPM_RAM 宏模塊用法 162
631 初始化文件及其生成 162 632 LPM_RAM 的設(shè)置與調(diào)用 164
633 測試LPM_RAM 166
634 用VHDL 代碼描述存儲器以及用初始化文件加載表述 166
64 LPM_ROM 使用示例 168
641 簡易正弦信號發(fā)生器設(shè)計 168
642 正弦信號發(fā)生器硬件實現(xiàn)和測試 169
65 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應(yīng)用 171
66 LPM 嵌入式鎖相環(huán)調(diào)用 172
661 建立嵌入式鎖相環(huán)元件 172
662 測試鎖相環(huán) 175
67 In-System Sources and Probes Editor 用法 175
68 DDS 實現(xiàn)原理與應(yīng)用 178
681 DDS 原理 178
682 DDS 信號發(fā)生器設(shè)計示例 180
習(xí)題 181
實驗與設(shè)計 181
實驗6-1 查表式硬件運算器設(shè)計 181
實驗6-2 正弦信號發(fā)生器設(shè)計 182
實驗6-3 簡易邏輯分析儀設(shè)計 182
實驗6-4 DDS 正弦信號發(fā)生器設(shè)計 183
實驗6-5 移相信號發(fā)生器設(shè)計 184
實驗6-6 VGA 簡單圖像顯示控制模塊設(shè)計 185
實驗6-7 AM 幅度調(diào)制信號發(fā)生器設(shè)計 186
第7 章 VHDL 設(shè)計深入 188
71 進(jìn)程中的信號賦值與變量賦值 188
72 含高阻輸出的電路設(shè)計 192
721 三態(tài)門設(shè)計 192
722 雙向端口的設(shè)計方法 193
723 三態(tài)總線電路設(shè)計 195
73 資源優(yōu)化 196
731 資源共享 197
732 邏輯優(yōu)化 198
733 串行化 199
74 速度優(yōu)化 200
741 流水線設(shè)計 201
742 關(guān)鍵路徑法 203
75 仿真延時 204
751 固有延時 204
752 傳輸延時 205 753 仿真δ 205
習(xí)題 206
實驗與設(shè)計 207
實驗7-1 4X4 陣列鍵盤鍵信號檢測電路設(shè)計 207
實驗7-2 樂曲硬件演奏電路設(shè)計 207
實驗7-3 PS2 鍵盤控制模型電子琴電路設(shè)計 210
實驗7-4 直流電機(jī)綜合測控系統(tǒng)設(shè)計 213
實驗7-5 VGA 動畫圖像顯示控制電路設(shè)計 215
第8 章狀態(tài)機(jī)設(shè)計技術(shù) 216
81 VHDL 狀態(tài)機(jī)的一般形式 216
811 狀態(tài)機(jī)的特點與優(yōu)勢 216
812 VHDL 狀態(tài)機(jī)的一般結(jié)構(gòu) 217
813 狀態(tài)機(jī)設(shè)計初始約束與表述 220
82 Moore 型狀態(tài)機(jī)的設(shè)計 221
821 多進(jìn)程狀態(tài)機(jī) 222
822 序列檢測器之狀態(tài)機(jī)設(shè)計 225
83 Mealy 型狀態(tài)機(jī)的設(shè)計 226
84 狀態(tài)編碼 230
841 直接輸出型編碼 230
842 順序編碼 232
843 一位熱碼狀態(tài)編碼 232
844 狀態(tài)編碼設(shè)置 233
85 安全狀態(tài)機(jī)設(shè)計 234
851 程序直接導(dǎo)引法 235
852 狀態(tài)編碼監(jiān)測法 235
853 借助EDA 優(yōu)化控制工具生成安全狀態(tài)機(jī) 236
習(xí)題 236
實驗與設(shè)計 236
實驗8-1 序列檢測器設(shè)計 236
實驗8-2 并行ADC 采樣控制電路實現(xiàn)與硬件驗證 237
實驗8-3 數(shù)據(jù)采集模塊設(shè)計 238
實驗8-4 五功能智能邏輯筆設(shè)計 239
實驗8-5 串行ADC/DAC 采樣或信號輸出控制電路設(shè)計 240
第9 章 16 位CPU 創(chuàng)新設(shè)計 241
91 KX9016 的結(jié)構(gòu)與特色 241
92 KX9016 基本硬件系統(tǒng)設(shè)計 244
921 單步節(jié)拍發(fā)生模塊 244
922 運算器 244
923 比較器 245 924 基本寄存器與寄存器陣列組 246
925 移位器 250
926 程序與數(shù)據(jù)存儲器 251
93 KX9016v1 指令系統(tǒng)設(shè)計 251
931 指令格式 251
932 指令操作碼 252
933 軟件程序設(shè)計實例 254
934 KX9016 v1 控制器設(shè)計 255
935 指令設(shè)計實例詳解 259
94 KX9016 的時序仿真與硬件測試 260
941 時序仿真與指令執(zhí)行波形分析 260
942 CPU 工作情況的硬件測試 262
95 KX9016 應(yīng)用程序設(shè)計實例和系統(tǒng)優(yōu)化 264
951 乘法算法及其硬件實現(xiàn) 264
952 除法算法及其硬件實現(xiàn) 265
953 KX9016v1 的硬件系統(tǒng)優(yōu)化 266
習(xí)題 267
實驗與設(shè)計 268
實驗9-1 16 位CPU 驗證性設(shè)計綜合實驗 268
實驗9-2 新指令設(shè)計及程序測試實驗 268
實驗9-3 16 位CPU 的優(yōu)化設(shè)計與創(chuàng)新 269
第10 章 VHDL 仿真和語句補(bǔ)充 271
101 VHDL 仿真流程 272
102 VHDL 測試基準(zhǔn)實例 274
103 VHDL Test Bench 測試流程 276
104 VHDL 子程序 278
1041 函數(shù) 278
1042 重載函數(shù) 281
1043 決斷函數(shù) 283
1044 過程 284
1045 重載過程 286
1046 子程序調(diào)用語句 286
1047 RETURN 語句 288
1048 并行過程調(diào)用語句 289
105 VHDL 程序包 291
習(xí)題 293
實驗與設(shè)計 294
實驗10-1 在ModelSim 上對VHDL Test Bench 進(jìn)行仿真 294
第11 章 DSP Builder 系統(tǒng)設(shè)計方法 295 111 MATLAB/DSP Builder 及其設(shè)計流程 295
112 正弦信號發(fā)生器設(shè)計 297
1121 建立設(shè)計模型 298
1122 Simulink 模型仿真 304
1123 SignalCompiler 使用方法 307
1124 使用ModelSim 進(jìn)行RTL 級仿真 308
1125 使用Quartus II 實現(xiàn)時序仿真 310
1126 硬件測試與硬件實現(xiàn) 310
113 DSP Builder 層次化設(shè)計 311
114 基于DSP Builder 的DDS 設(shè)計 314
1141 DDS 模塊設(shè)計 314
1142 FSK 調(diào)制器設(shè)計 316
1143 正交信號發(fā)生器設(shè)計 318
1144 數(shù)控移相信號發(fā)生器設(shè)計 318
1145 幅度調(diào)制信號發(fā)生器設(shè)計 318
115 HIL 硬件測試 320
習(xí)題 324
實驗與設(shè)計 325
實驗11-1 利用MATLAB/DSP Builder 設(shè)計基本電路模塊 325
實驗11-2 基于DSP Builder 的DDS 應(yīng)用模型設(shè)計 326
實驗11-3 HIL 硬件環(huán)仿真實驗 327
第12 章 DSP Builder 設(shè)計深入 329
121 FIR 數(shù)字濾波器設(shè)計 329
1211 FIR 濾波器原理 329
1212 使用DSP Builder 設(shè)計FIR 濾波器 330
1213 使用MATLAB 的濾波器設(shè)計工具 334
1214 使用FIR IP Core 設(shè)計FIR 濾波器 340
122 HDL 模塊插入仿真及其設(shè)計 343
習(xí)題 346
實驗與設(shè)計 347
實驗12-1 FIR 數(shù)字濾波器設(shè)計實驗 347
實驗12-2 調(diào)制解調(diào)模塊設(shè)計實驗 348
實驗12-3 HDL Import 模塊應(yīng)用實驗 348
附錄A EDA 開發(fā)系統(tǒng)及相關(guān)電路與表格 349
A1 KX_CDS 系列EDA/SOPC 系統(tǒng) 350
A2 部分實驗擴(kuò)展模塊 354
A3 mif 文件生成器使用方法 355
A4 核心板FPGA 擴(kuò)展至KX_CDS 系統(tǒng)對照表 357
A5 多功能重配置結(jié)構(gòu)可切換的部分實驗電路圖 359