Xilinx FPGA原理與實踐：基于Vivado和Verilog HDL

前　言
第1 章　FPGA基礎(chǔ)及電路設(shè)計 1
?。? １?。疲校牵?基礎(chǔ)及７ 系列ＦＰＧＡ 基本原理 １
　?。? １. １?。疲校牵?概述 １
　?。? １. ２　ＦＰＧＡ 基本邏輯結(jié)構(gòu) ２
　?。? １. ３　７ 系列ＦＰＧＡ ＣＬＢ ４
　?。? １. ４?。?系列ＦＰＧＡ 的ＩＯＢ ８
　?。? １. ５?。?系列ＦＰＧＡ 及７ａ３５ｔｆｔｇ２５６￣１ 特性 ９
?。? ２?。疲校牵?電路設(shè)計 １１
　?。? ２. １?。疲校牵?的ＢＡＮＫ 電路 １１
　?。? ２. ２?。蹋牛?驅(qū)動電路 １３
　　１. ２. ３　撥碼開關(guān)電路 １３
　?。? ２. ４　按鍵電路 １４
　　１. ２. ５　七段數(shù)碼管驅(qū)動電路 １５
　?。? ２. ６?。郑牵?顯示驅(qū)動電路 １７
　　１. ２. ７?。遥樱玻常?驅(qū)動電路 １９
　　１. ２. ８　配置電路 ２０
　?。? ２. ９　ＸＡＤＣ 接口和擴(kuò)展接口 ２２
　習(xí)題 ２４
第2 章　Verilog HDL 語言與Vivado 25
?。? １　Ｖｅｒｉｌｏｇ ＨＤＬ 基本結(jié)構(gòu) ２５
　?。? １. １　一個簡單的組合邏輯實例 ２５
　　２. １. ２　一個簡單的時序邏輯實例 ２７
　?。? １. ３?。郑澹颍椋欤铮?ＨＤＬ 結(jié)構(gòu)要求 ２８
?。? ２　數(shù)據(jù)類型及變量、常量 ２９
　　２. ２. １　邏輯值和常量 ３０
　?。? ２. ２　線網(wǎng)型變量ｗｉｒｅ ３０
　?。? ２. ３　寄存器類型ｒｅｇ ３１
　?。? ２. ４　符號常量 ３２

　?。? ２. ５　存儲器型變量 ３２
?。? ３　運算符 ３３
　?。? ３. １　算術(shù)運算符 ３３
　　２. ３. ２　邏輯運算符 ３３
　?。? ３. ３　按位運算符 ３４
　　２. ３. ４　關(guān)系運算符 ３４
　?。? ３. ５　等式運算符 ３５
　?。? ３. ６　縮減運算符 ３５
　?。? ３. ７　移位運算符 ３５
　?。? ３. ８　條件運算符和拼接運算符 ３６
　?。? ３. ９　運算符的優(yōu)先級 ３７
　２. ４　語句 ３７
　?。? ４. １　賦值語句、結(jié)構(gòu)說明語句、阻塞與非阻塞 ３８
　　２. ４. ２　條件語句 ４１
　?。? ４. ３　循環(huán)語句 ４３
　２. ５?。郑椋觯幔洌?初步 ４６
　?。? ５. １　Ｖｉｖａｄｏ 獲取和安裝 ４７
　?。? ５. ２　Ｖｉｖａｄｏ 主界面 ４７
　習(xí)題 ５０
第3 章　組合邏輯電路與Vivado 進(jìn)階 51
?。? １　我的第一個工程———多數(shù)表決器 ５１
　?。? １. １　多數(shù)表決器的分析和邏輯實現(xiàn) ５１
　?。? １. ２　多數(shù)表決器的工程創(chuàng)建 ５２
　?。? １. ３　多數(shù)表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 源文件創(chuàng)建 ５６
　?。? １. ４　多數(shù)表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 代碼實現(xiàn)及ＲＴＬ 分析 ５８
　?。? １. ５　綜合 ５９
　?。? １. ６　約束 ６０
　?。? １. ７　實現(xiàn) ６２
　　３. １. ８　仿真 ６３
　?。? １. ９　編程和調(diào)試 ６５
?。? ２?。常?譯碼器設(shè)計和ＩＰ 核 ７０
　?。? ２. １　譯碼器的實現(xiàn) ７０
　?。? ２. ２　譯碼器ＩＰ 核生成 ７５
?。? ３　調(diào)用ＩＰ 核實現(xiàn)多數(shù)表決器 ７８
　?。? ３. １　使用７４ｘ１３８ 實現(xiàn)多數(shù)表決器的設(shè)計 ７８
　?。? ３. ２　構(gòu)建新工程并調(diào)用ＩＰ 核 ７８
　習(xí)題 ８３
目　　錄Ⅶ　
第4 章　時序邏輯電路FPGA實現(xiàn) 84
　４. １　時鐘同步狀態(tài)機(jī)的設(shè)計 ８４
　?。? １. １　時鐘同步狀態(tài)機(jī)及其設(shè)計流程 ８４
　　４. １. ２　時鐘同步狀態(tài)機(jī)設(shè)計方法構(gòu)建序列發(fā)生器 ８６
　?。? １. ３　狀態(tài)圖直接描述法實現(xiàn)序列發(fā)生器 ９０
?。? ２　同步計數(shù)器７４ｘ１６３ 的實現(xiàn) ９４
?。? ３　移位寄存器的實現(xiàn)和應(yīng)用 ９７
　　４. ３. １?。罚矗保梗?的實現(xiàn) ９７
　?。? ３. ２　使用７４ｘ１９４ＩＰ 核實現(xiàn)１１００１ 序列發(fā)生器 １００
　習(xí)題 １０４
第5 章　FPGA基本實踐 105
?。? １　流水燈實踐 １０５
　　５. １. １　流水燈的關(guān)鍵設(shè)計 １０５
　?。? １. ２　流水燈工程的Ｖｉｖａｄｏ 實現(xiàn) １０６
　５. ２　數(shù)碼管動態(tài)顯示實踐 １１１
　?。? ２. １　數(shù)碼管動態(tài)顯示原理分析 １１１
　　５. ２. ２　數(shù)碼管動態(tài)顯示設(shè)計 １１２
　?。? ２. ３　數(shù)碼管動態(tài)顯示工程的Ｖｉｖａｄｏ 實現(xiàn) １１３
　?。? ２. ４　數(shù)碼管動態(tài)顯示ＩＰ 核設(shè)計與實現(xiàn) １１７
　?。? ２. ５　調(diào)用ＩＰ 核實現(xiàn)動態(tài)顯示 １２０
?。? ３?。郑牵?顯示的實現(xiàn) １２３
　　５. ３. １?。郑牵?顯示基本原理 １２３
　　５. ３. ２?。郑牵?顯示設(shè)計與實現(xiàn) １２５
　習(xí)題 １３２
第6 章　FPGA綜合實踐 133
　６. １　電子秒表的設(shè)計與實現(xiàn) １３３
　?。? １. １　按鍵消抖 １３３
　　６. １. ２　秒表綜合設(shè)計 １３６
?。? ２?。眨粒遥?串行接口設(shè)計及通信實現(xiàn) １４２
　　６. ２. １　異步串行接口原理分析 １４２
　?。? ２. ２　波特率及其他時鐘信號發(fā)生模塊設(shè)計 １４３
　　６. ２. ３　串行發(fā)送程序設(shè)計 １４５
　?。? ２. ４　串行接收程序設(shè)計 １４８
　?。? ２. ５　串行通信頂層程序設(shè)計 １５２
　　６. ２. ６　串行通信功能測試 １５３
　習(xí)題 １５５
Ⅷ?。兀椋欤椋睿?ＦＰＧＡ 原理與實踐———基于Ｖｉｖａｄｏ 和Ｖｅｒｉｌｏｇ ＨＤＬ
第7 章　FPGA 進(jìn)階——XADC、BRAM原理及電壓表、示波器設(shè)計 156
?。? １?。兀粒模?基本結(jié)構(gòu)及寄存器 １５６
　?。? １. １?。兀粒模?邏輯結(jié)構(gòu) １５６
　?。? １. ２?。兀粒模?對外連接說明 １５６
　?。? １. ３　ＸＡＤＣ 端口 １５９
　?。? １. ４?。兀粒模?狀態(tài)寄存器和控制寄存器 １６０
　?。? １. ５　操作模式 １６６
　?。? １. ６?。兀粒模?操作時序 １６７
?。? ２　應(yīng)用ＸＡＤＣ 實現(xiàn)多路電壓采集及顯示 １６８
　　７. ２. １　生成ＸＡＤＣ ＩＰ 核實例 １６８
　?。? ２. ２　使用ＸＡＤＣ ＩＰ 核實現(xiàn)ＸＡＤＣ 序列模式訪問模塊 １７１
　　７. ２. ３?。? Ｄ 序列采集和顯示實現(xiàn) １７５
　?。? ２. ４　序列采集及顯示測試 １７９
?。? ３　應(yīng)用ＸＡＤＣ 及ＢＲＡＭ 實現(xiàn)多通道示波器 １８１
　?。? ３. １　塊存儲器ＢＲＡＭ 原理 １８１
　　７. ３. ２　塊內(nèi)存生成ＩＰ 的使用和仿真驗證 １８６
　?。? ３. ３　多通道示波器的設(shè)計思路 １９２
　?。? ３. ４　顯示內(nèi)存設(shè)計及其訪問模塊構(gòu)建及仿真 １９３
　?。? ３. ５　波形發(fā)生器模塊設(shè)計及仿真 １９６
　?。? ３. ６?。郑牵?顯示驅(qū)動模塊設(shè)計及仿真 ２０２
　　７. ３. ７　加入邏輯分析儀模塊及頂層模塊實現(xiàn) ２０６
　?。? ３. ８　功能測試 ２０９
　習(xí)題 ２０９
附錄 211
　附錄Ａ　ｘｃ７ａ３５ｔｆｔｇ２５６￣１ 引腳說明 ２１１
　附錄Ｂ　口袋實驗板資源 ２１８
　附錄Ｃ　實驗或課程設(shè)計教學(xué)安排 ２２９
　附錄Ｄ　分章節(jié)代碼匯總 ２３０
　附錄Ｅ?。?型實驗板參考約束文件 ２３２
參考文獻(xiàn) 236