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Xilinx FPGA原理與實(shí)踐：基于Vivado和Verilog HDL

Xilinx FPGA原理與實(shí)踐：基于Vivado和Verilog HDL

定　價(jià)：￥37.00

作　者： 盧有亮 著
出版社： 機(jī)械工業(yè)出版社
叢編項(xiàng)： 普通高等教育“十三五”規(guī)劃教材
標(biāo)　簽： 暫缺
ISBN： 9787111593348 出版時(shí)間： 2018-05-01 包裝： 平裝
開本： 16開 頁(yè)數(shù)： 236 字?jǐn)?shù)：  

內(nèi)容簡(jiǎn)介

　　本書以目前流行的Xilinx7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、VerilogHDL語言及Vivado的應(yīng)用，并循序漸進(jìn)地從組合邏輯和時(shí)序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。本書具有理論和實(shí)踐緊密結(jié)合的特點(diǎn)，在內(nèi)容的設(shè)計(jì)上既重視學(xué)生對(duì)基礎(chǔ)理論知識(shí)的認(rèn)知過程，又通過由易到難的19個(gè)實(shí)踐逐步提高理論知識(shí)及培養(yǎng)開發(fā)能力，為學(xué)生提高FPGA設(shè)計(jì)開發(fā)能力及提高知識(shí)應(yīng)用素質(zhì)提供平臺(tái)與指導(dǎo)。通過本書的學(xué)習(xí)和實(shí)踐，學(xué)生能夠達(dá)到初級(jí)FPGA開發(fā)工程技術(shù)人員的水平。

作者簡(jiǎn)介

暫缺《Xilinx FPGA原理與實(shí)踐：基于Vivado和Verilog HDL》作者簡(jiǎn)介

圖書目錄

前　言
第1 章　FPGA基礎(chǔ)及電路設(shè)計(jì) 1
?。? １?。疲校牵?基礎(chǔ)及７ 系列ＦＰＧＡ 基本原理 １
　?。? １. １?。疲校牵?概述 １
　?。? １. ２?。疲校牵?基本邏輯結(jié)構(gòu) ２
　　１. １. ３?。?系列ＦＰＧＡ ＣＬＢ ４
　　１. １. ４?。?系列ＦＰＧＡ 的ＩＯＢ ８
　　１. １. ５?。?系列ＦＰＧＡ 及７ａ３５ｔｆｔｇ２５６￣１ 特性 ９
?。? ２?。疲校牵?電路設(shè)計(jì) １１
　?。? ２. １　ＦＰＧＡ 的ＢＡＮＫ 電路 １１
　?。? ２. ２?。蹋牛?驅(qū)動(dòng)電路 １３
　?。? ２. ３　撥碼開關(guān)電路 １３
　?。? ２. ４　按鍵電路 １４
　?。? ２. ５　七段數(shù)碼管驅(qū)動(dòng)電路 １５
　　１. ２. ６?。郑牵?顯示驅(qū)動(dòng)電路 １７
　　１. ２. ７?。遥樱玻常?驅(qū)動(dòng)電路 １９
　　１. ２. ８　配置電路 ２０
　?。? ２. ９?。兀粒模?接口和擴(kuò)展接口 ２２
　習(xí)題 ２４
第2 章　Verilog HDL 語言與Vivado 25
?。? １?。郑澹颍椋欤铮?ＨＤＬ 基本結(jié)構(gòu) ２５
　?。? １. １　一個(gè)簡(jiǎn)單的組合邏輯實(shí)例 ２５
　　２. １. ２　一個(gè)簡(jiǎn)單的時(shí)序邏輯實(shí)例 ２７
　?。? １. ３?。郑澹颍椋欤铮?ＨＤＬ 結(jié)構(gòu)要求 ２８
　２. ２　數(shù)據(jù)類型及變量、常量 ２９
　　２. ２. １　邏輯值和常量 ３０
　?。? ２. ２　線網(wǎng)型變量ｗｉｒｅ ３０
　?。? ２. ３　寄存器類型ｒｅｇ ３１
　?。? ２. ４　符號(hào)常量 ３２

　?。? ２. ５　存儲(chǔ)器型變量 ３２
?。? ３　運(yùn)算符 ３３
　　２. ３. １　算術(shù)運(yùn)算符 ３３
　?。? ３. ２　邏輯運(yùn)算符 ３３
　　２. ３. ３　按位運(yùn)算符 ３４
　?。? ３. ４　關(guān)系運(yùn)算符 ３４
　　２. ３. ５　等式運(yùn)算符 ３５
　?。? ３. ６　縮減運(yùn)算符 ３５
　?。? ３. ７　移位運(yùn)算符 ３５
　?。? ３. ８　條件運(yùn)算符和拼接運(yùn)算符 ３６
　　２. ３. ９　運(yùn)算符的優(yōu)先級(jí) ３７
?。? ４　語句 ３７
　?。? ４. １　賦值語句、結(jié)構(gòu)說明語句、阻塞與非阻塞 ３８
　?。? ４. ２　條件語句 ４１
　　２. ４. ３　循環(huán)語句 ４３
?。? ５?。郑椋觯幔洌?初步 ４６
　?。? ５. １　Ｖｉｖａｄｏ 獲取和安裝 ４７
　?。? ５. ２?。郑椋觯幔洌?主界面 ４７
　習(xí)題 ５０
第3 章　組合邏輯電路與Vivado 進(jìn)階 51
?。? １　我的第一個(gè)工程———多數(shù)表決器 ５１
　?。? １. １　多數(shù)表決器的分析和邏輯實(shí)現(xiàn) ５１
　?。? １. ２　多數(shù)表決器的工程創(chuàng)建 ５２
　?。? １. ３　多數(shù)表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 源文件創(chuàng)建 ５６
　　３. １. ４　多數(shù)表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 代碼實(shí)現(xiàn)及ＲＴＬ 分析 ５８
　?。? １. ５　綜合 ５９
　?。? １. ６　約束 ６０
　?。? １. ７　實(shí)現(xiàn) ６２
　?。? １. ８　仿真 ６３
　?。? １. ９　編程和調(diào)試 ６５
?。? ２　３￣８ 譯碼器設(shè)計(jì)和ＩＰ 核 ７０
　?。? ２. １　譯碼器的實(shí)現(xiàn) ７０
　?。? ２. ２　譯碼器ＩＰ 核生成 ７５
?。? ３　調(diào)用ＩＰ 核實(shí)現(xiàn)多數(shù)表決器 ７８
　?。? ３. １　使用７４ｘ１３８ 實(shí)現(xiàn)多數(shù)表決器的設(shè)計(jì) ７８
　?。? ３. ２　構(gòu)建新工程并調(diào)用ＩＰ 核 ７８
　習(xí)題 ８３
目　　錄Ⅶ　
第4 章　時(shí)序邏輯電路FPGA實(shí)現(xiàn) 84
　４. １　時(shí)鐘同步狀態(tài)機(jī)的設(shè)計(jì) ８４
　?。? １. １　時(shí)鐘同步狀態(tài)機(jī)及其設(shè)計(jì)流程 ８４
　　４. １. ２　時(shí)鐘同步狀態(tài)機(jī)設(shè)計(jì)方法構(gòu)建序列發(fā)生器 ８６
　?。? １. ３　狀態(tài)圖直接描述法實(shí)現(xiàn)序列發(fā)生器 ９０
　４. ２　同步計(jì)數(shù)器７４ｘ１６３ 的實(shí)現(xiàn) ９４
?。? ３　移位寄存器的實(shí)現(xiàn)和應(yīng)用 ９７
　　４. ３. １?。罚矗保梗?的實(shí)現(xiàn) ９７
　　４. ３. ２　使用７４ｘ１９４ＩＰ 核實(shí)現(xiàn)１１００１ 序列發(fā)生器 １００
　習(xí)題 １０４
第5 章　FPGA基本實(shí)踐 105
?。? １　流水燈實(shí)踐 １０５
　　５. １. １　流水燈的關(guān)鍵設(shè)計(jì) １０５
　?。? １. ２　流水燈工程的Ｖｉｖａｄｏ 實(shí)現(xiàn) １０６
　５. ２　數(shù)碼管動(dòng)態(tài)顯示實(shí)踐 １１１
　?。? ２. １　數(shù)碼管動(dòng)態(tài)顯示原理分析 １１１
　　５. ２. ２　數(shù)碼管動(dòng)態(tài)顯示設(shè)計(jì) １１２
　?。? ２. ３　數(shù)碼管動(dòng)態(tài)顯示工程的Ｖｉｖａｄｏ 實(shí)現(xiàn) １１３
　?。? ２. ４　數(shù)碼管動(dòng)態(tài)顯示ＩＰ 核設(shè)計(jì)與實(shí)現(xiàn) １１７
　?。? ２. ５　調(diào)用ＩＰ 核實(shí)現(xiàn)動(dòng)態(tài)顯示 １２０
　５. ３?。郑牵?顯示的實(shí)現(xiàn) １２３
　?。? ３. １　ＶＧＡ 顯示基本原理 １２３
　　５. ３. ２?。郑牵?顯示設(shè)計(jì)與實(shí)現(xiàn) １２５
　習(xí)題 １３２
第6 章　FPGA綜合實(shí)踐 133
?。? １　電子秒表的設(shè)計(jì)與實(shí)現(xiàn) １３３
　?。? １. １　按鍵消抖 １３３
　?。? １. ２　秒表綜合設(shè)計(jì) １３６
　６. ２?。眨粒遥?串行接口設(shè)計(jì)及通信實(shí)現(xiàn) １４２
　　６. ２. １　異步串行接口原理分析 １４２
　?。? ２. ２　波特率及其他時(shí)鐘信號(hào)發(fā)生模塊設(shè)計(jì) １４３
　?。? ２. ３　串行發(fā)送程序設(shè)計(jì) １４５
　　６. ２. ４　串行接收程序設(shè)計(jì) １４８
　?。? ２. ５　串行通信頂層程序設(shè)計(jì) １５２
　　６. ２. ６　串行通信功能測(cè)試 １５３
　習(xí)題 １５５
Ⅷ?。兀椋欤椋睿?ＦＰＧＡ 原理與實(shí)踐———基于Ｖｉｖａｄｏ 和Ｖｅｒｉｌｏｇ ＨＤＬ
第7 章　FPGA 進(jìn)階——XADC、BRAM原理及電壓表、示波器設(shè)計(jì) 156
　７. １?。兀粒模?基本結(jié)構(gòu)及寄存器 １５６
　?。? １. １?。兀粒模?邏輯結(jié)構(gòu) １５６
　?。? １. ２?。兀粒模?對(duì)外連接說明 １５６
　　７. １. ３?。兀粒模?端口 １５９
　　７. １. ４　ＸＡＤＣ 狀態(tài)寄存器和控制寄存器 １６０
　?。? １. ５　操作模式 １６６
　　７. １. ６?。兀粒模?操作時(shí)序 １６７
?。? ２　應(yīng)用ＸＡＤＣ 實(shí)現(xiàn)多路電壓采集及顯示 １６８
　　７. ２. １　生成ＸＡＤＣ ＩＰ 核實(shí)例 １６８
　?。? ２. ２　使用ＸＡＤＣ ＩＰ 核實(shí)現(xiàn)ＸＡＤＣ 序列模式訪問模塊 １７１
　　７. ２. ３?。? Ｄ 序列采集和顯示實(shí)現(xiàn) １７５
　　７. ２. ４　序列采集及顯示測(cè)試 １７９
?。? ３　應(yīng)用ＸＡＤＣ 及ＢＲＡＭ 實(shí)現(xiàn)多通道示波器 １８１
　　７. ３. １　塊存儲(chǔ)器ＢＲＡＭ 原理 １８１
　?。? ３. ２　塊內(nèi)存生成ＩＰ 的使用和仿真驗(yàn)證 １８６
　　７. ３. ３　多通道示波器的設(shè)計(jì)思路 １９２
　?。? ３. ４　顯示內(nèi)存設(shè)計(jì)及其訪問模塊構(gòu)建及仿真 １９３
　　７. ３. ５　波形發(fā)生器模塊設(shè)計(jì)及仿真 １９６
　?。? ３. ６?。郑牵?顯示驅(qū)動(dòng)模塊設(shè)計(jì)及仿真 ２０２
　?。? ３. ７　加入邏輯分析儀模塊及頂層模塊實(shí)現(xiàn) ２０６
　?。? ３. ８　功能測(cè)試 ２０９
　習(xí)題 ２０９
附錄 211
　附錄Ａ?。悖罚幔常担簦妫簦纾玻担叮?引腳說明 ２１１
　附錄Ｂ　口袋實(shí)驗(yàn)板資源 ２１８
　附錄Ｃ　實(shí)驗(yàn)或課程設(shè)計(jì)教學(xué)安排 ２２９
　附錄Ｄ　分章節(jié)代碼匯總 ２３０
　附錄Ｅ　Ａ 型實(shí)驗(yàn)板參考約束文件 ２３２
參考文獻(xiàn) 236

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