基于FPGA/CPLD的EDA技術(shù)實用教程（任全會）

項目1 認(rèn)識FPGA/CPLD技術(shù)及其開發(fā)工具1
一、FPGA/CPLD技術(shù)及其發(fā)展歷程2
(一)可編程邏輯器件(PLD)2
(二)PLD的發(fā)展及分類3
二、FPGA/CPLD的特點5
(一)CPLD與FPGA的結(jié)構(gòu)特點5
(二)CPLD與FPGA的區(qū)別11
三、主流廠商FPGA/CPLD器件及開發(fā)軟件11
(一)主流廠商FPGA/CPLD器件11
(二)FPGA/CPLD常用開發(fā)軟件18
四、FPGA/CPLD器件的配置20
(一)下載工具及其使用20
(二)CPLD器件的配置22
練一練25

項目2 FPGA/CPLD基礎(chǔ)開發(fā)26
一、FPGA／CPLD開發(fā)的基本方法27
(一)開發(fā)流程27
(二)原理圖輸入29
(三)使用分析工具分析44
二、原理圖輸入法設(shè)計4位全加器46
(一)軟件設(shè)計48
(二)仿真及硬件測試50
三、原理圖輸入法設(shè)計搶答器51
(一)軟件設(shè)計51
(二)管腳分配及硬件測試51
四、原理圖輸入法設(shè)計計數(shù)譯碼顯示電路53
(一)設(shè)計方案53
(二)實現(xiàn)方法53
練一練55

項目3 用Verilog HDL設(shè)計組合邏輯電路57
一、相關(guān)知識58
(一)Verilog HDL的基本詞法規(guī)定58
(二)Verilog HDL的數(shù)據(jù)類型61
(三)Verilog HDL的語法結(jié)構(gòu)63
(四)Verilog HDL的程序框架64
(五)結(jié)構(gòu)級描述67
(六)門級描述68
二、項目實施71
(一)用門級電路描述一個全加器71
(二)用門級描述方法描述2選1數(shù)據(jù)選擇器72
練一練73

項目4 制作電子跑表79
一、相關(guān)知識80
(一)七段數(shù)碼管80
(二)時序邏輯電路81
(三)Verilog HDL代碼設(shè)計86
二、項目實施93
(一)計數(shù)譯碼電路設(shè)計93
(二)電子跑表電路設(shè)計96
練一練99

項目5 狀態(tài)機(jī)設(shè)計104
一、相關(guān)知識105
(一)Mealy狀態(tài)機(jī)和Moore狀態(tài)機(jī)105
(二)邊沿檢測電路106
(三)狀態(tài)轉(zhuǎn)換圖和狀態(tài)賦值111
二、項目實施117
(一)FSM的Verilog HDL實現(xiàn)117
(二)序列檢測器設(shè)計122
(三)BCD碼-余3碼轉(zhuǎn)換電路設(shè)計129
(四)用三進(jìn)程狀態(tài)機(jī)實現(xiàn)自動售貨機(jī)控制電路131
練一練134

項目6 制作簡易數(shù)字頻率計139
一、相關(guān)知識140
(一)頻率測量原理140
(二)通用計數(shù)器的測量原理141
(三)FPGA最小系統(tǒng)及電路145
(四)數(shù)碼管顯示電路及原理148
二、項目實施149
(一)數(shù)碼管顯示模塊設(shè)計149
(二)頻率測量模塊設(shè)計153
(三)信號源模塊設(shè)計155
(四)項目總設(shè)計158
練一練159

項目7 DDS信號發(fā)生器設(shè)計161
一、相關(guān)知識162
(一)DDS信號發(fā)生器概述162
(二)DDS信號發(fā)生器的特點162
(三)DDS信號發(fā)生器基本原理163
二、項目實施165
(一)相位累加器設(shè)計165
(二)波形表設(shè)計166
(三)波形選擇及輸出167
練一練170

項目8 信號繪圖控制器設(shè)計與制作172
一、相關(guān)知識173
(一)示波器X-Y顯示原理173
(二)D/A轉(zhuǎn)換及器件174
(三)DAC0832芯片接口176
(四)DAC0832與控制器的連接178
(五)DAC0832模塊180
二、項目實施181
(一)硬件連接181
(二)關(guān)鍵算法設(shè)計182
(三)軟件設(shè)計184
(四)輸出測試193
練一練194

參考文獻(xiàn)197