數(shù)字電路與邏輯設(shè)計(jì)（第2版）

緒論
第1章 數(shù)字邏輯基礎(chǔ)
1．1 概述
1．2 常用的數(shù)制和編碼
1．2．1 常用的數(shù)制
1．2．2 數(shù)制之間的轉(zhuǎn)換
1．2．3 二進(jìn)制數(shù)的原碼、反碼及補(bǔ)碼表示
1．2．4 常用的編碼
1．3 邏輯代數(shù)及其運(yùn)算規(guī)則
1．3．1 邏輯變量與基本邏輯運(yùn)算
1．3．2 復(fù)合邏輯運(yùn)算
1．3．3 邏輯代數(shù)的基本公式
1．3．4 邏輯代數(shù)的基本定理
1．3．5 邏輯代數(shù)的常用公式
1．4 邏輯函數(shù)及其表示方法
1．4．1 邏輯函數(shù)的定義
1．4．2 邏輯函數(shù)的表示方法
1．4．3 邏輯函數(shù)的標(biāo)準(zhǔn)形式
1．4．4 邏輯函數(shù)表示方法間的轉(zhuǎn)換
1．5 邏輯函數(shù)的化簡
1．5．1 邏輯函數(shù)的代數(shù)化簡法
1．5．2 邏輯函數(shù)的卡諾圖化簡法
1．5．3 含有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡
*1．6 利用Multisim對邏輯函數(shù)進(jìn)行化簡與轉(zhuǎn)換
本章小結(jié)
習(xí)題
第2章 集成邏輯門電路
2．1 概述
2．2 門電路中開關(guān)器件的開關(guān)特性
2．2．1 半導(dǎo)體二極管的開關(guān)特性
2．2．2 半導(dǎo)體三極管的開關(guān)特性
2．2．3 MOS管的開關(guān)特性
2．3 分立元件門電路
2．3．1 二極管“與”門
2．3．2 二極管“或”門
2．3．3 三極管“非”門
2．3．4 MOS管“非”門
2．4 TTL集成門電路
2．4．1 TTL反相器
2．4．2 TTL“與非”門
2．4．3 TTL集電極開路門和三態(tài)門
2．5 CMOS集成門電路
2．5．1 CMOS反相器
2．5．2 CMOS“與非”門和“或非”門
2．5．3 CMOS漏極開路門、傳輸門和三態(tài)門
2．6 集成邏輯門電路的主要性能參數(shù)
2．7 正、負(fù)邏輯的概念
*2．8 利用Multisim測試TTL反相器的電壓傳輸特性
*2．9 利用VHDL設(shè)計(jì)門電路
本章小結(jié)
習(xí)題
第3章 組合邏輯電路
3．1 概述
3．1．1 組合邏輯電路的特點(diǎn)
3．1．2 組合邏輯電路的功能描述方法
3．2 組合邏輯電路的分析
3．2．1 組合邏輯電路的分析方法
3．2．2 組合邏輯電路分析舉例
3．3 組合邏輯電路的設(shè)計(jì)
3．3．1 組合邏輯電路的設(shè)計(jì)方法
3．3．2 組合邏輯電路設(shè)計(jì)舉例
3．3．3 含有無關(guān)項(xiàng)的組合邏輯電路設(shè)計(jì)
*3．4 組合邏輯電路的競爭冒險
3．4．1 競爭冒險現(xiàn)象
3．4．2 競爭冒險的判斷
3．4．3 競爭冒險的消除
3．5 常用組合邏輯電路及其應(yīng)用
3．5．1 編碼器
3．5．2 譯碼器
3．5．3 加法器
3．5．4 數(shù)據(jù)選擇器
3．5．5 數(shù)據(jù)分配器
3．5．6 數(shù)值比較器
*3．6 利用Multisim分析組合邏輯電路
3．6．1 小規(guī)模門電路構(gòu)成的組合邏輯電路的仿真分析
3．6．2 中規(guī)模組合邏輯電路的仿真分析
*3．7 利用VHDL設(shè)計(jì)組合邏輯電路
本章小結(jié)
習(xí)題
第4章 觸發(fā)器
4．1 概述
4．2 基本觸發(fā)器
4．2．1 基本觸發(fā)器電路組成和工作原理
4．2．2 基本觸發(fā)器的功能描述
4．3 同步觸發(fā)器
4．3．1 同步RS觸發(fā)器
4．3．2 同步D觸發(fā)器
4．3．3 同步JK觸發(fā)器
4．3．4 同步T觸發(fā)器
4．4 主從觸發(fā)器
4．4．1 主從RS觸發(fā)器
4．4．2 主從JK觸發(fā)器
4．5 邊沿觸發(fā)器
4．5．1 維持阻塞式D觸發(fā)器
4．5．2 邊沿JK觸發(fā)器
4．6 不同類型觸發(fā)器之間的轉(zhuǎn)換
4．6．1 JK觸發(fā)器轉(zhuǎn)換成RS、D觸發(fā)器
4．6．2 D觸發(fā)器轉(zhuǎn)換成RS、JK觸發(fā)器
4．7 觸發(fā)器的電氣特性
*4．8 利用Multisim分析觸發(fā)器
4．8．1 同步RS觸發(fā)器的仿真分析
4．8．2 邊沿JK觸發(fā)器的仿真分析
*4．9 利用VHDL設(shè)計(jì)觸發(fā)器
本章小結(jié)
習(xí)題
第5章 時序邏輯電路
5．1 概述
5．1．1 時序邏輯電路的基本概念
5．1．2 時序邏輯電路的功能描述方法
5．2 同步時序電路的分析
5．2．1 同步時序電路的分析方法
5．2．2 同步時序電路分析舉例
5．3 同步時序電路的設(shè)計(jì)
5．3．1 同步時序電路的設(shè)計(jì)方法
5．3．2 同步時序電路設(shè)計(jì)舉例
*5．4 異步時序電路
5．4．1 異步時序電路的分析
5．4．2 異步時序電路的設(shè)計(jì)
5．5 常用時序邏輯電路
5．5．1 寄存器
5．5．2 計(jì)數(shù)器
*5．6 利用Multisim分析時序邏輯電路
5．6．1 兩位同步二進(jìn)制計(jì)數(shù)器的仿真分析
5．6．2 用74LS161N構(gòu)成六十進(jìn)制計(jì)數(shù)器
*5．7 利用VHDL設(shè)計(jì)時序邏輯電路
本章小結(jié)
習(xí)題
第6章 半導(dǎo)體存儲器與可編程邏輯器件
6．1 存儲器概述
6．1．1 半導(dǎo)體存儲器的分類
6．1．2 存儲器的性能指標(biāo)
6．2 只讀存儲器
6．2．1 ROM的電路結(jié)構(gòu)和工作原理
6．2．2 掩膜只讀存儲器
6．2．3 可編程只讀存儲器
6．2．4 ROM的應(yīng)用
6．3 隨機(jī)存取存儲器
6．3．1 RAM的電路結(jié)構(gòu)
6．3．2 RAM的存儲單元
6．3．3 RAM的擴(kuò)展
6．4 可編程邏輯器件
6．4．1 可編程邏輯陣列
6．4．2 可編程陣列邏輯
6．4．3 通用陣列邏輯
6．4．4 CPLD、FPGA和在系統(tǒng)編程技術(shù)簡介
6．5 利用Multisim分析半導(dǎo)體存儲器
本章小結(jié)
習(xí)題
第7章 脈沖波形的產(chǎn)生和整形電路
7．1 概述
7．1．1 矩形脈沖的基本特性
7．1．2 脈沖電路
7．2 555定時器
7．2．1 555定時器的電路結(jié)構(gòu)
7．2．2 555定時器的工作原理
7．3 施密特觸發(fā)器
7．3．1 門電路構(gòu)成的施密特觸發(fā)器
7．3．2 555定時器構(gòu)成的施密特觸發(fā)器
7．3．3 施密特觸發(fā)器的應(yīng)用
7．4 單穩(wěn)態(tài)觸發(fā)器
7．4．1 門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器
7．4．2 555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器
7．4．3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
7．5 多諧振蕩器
7．5．1 門電路構(gòu)成的多諧振蕩器
7．5．2 施密特觸發(fā)器構(gòu)成的多諧振蕩器
7．5．3 石英晶體多諧振蕩器
7．5．4 555定時器構(gòu)成的多諧振蕩器
*7．6 用Multisim分析555定時器的應(yīng)用電路
7．6．1 555定時器構(gòu)成的施密特觸發(fā)器的仿真分析
7．6．2 555定時器構(gòu)成的多諧振蕩器的仿真分析
本章小結(jié)
習(xí)題
第8章 數(shù)/模與模/數(shù)轉(zhuǎn)換電路
8．1 概述
8．2 D/A轉(zhuǎn)換器
8．2．1 權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
8．2．2 倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
8．2．3 D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)
8．3 A/D轉(zhuǎn)換器
8．3．1 A/D轉(zhuǎn)換的一般過程
8．3．2 并聯(lián)比較型A/D轉(zhuǎn)換器
8．3．3 逐次逼近型A/D轉(zhuǎn)換器
8．3．4 雙積分型A/D轉(zhuǎn)換器
8．3．5 A/D轉(zhuǎn)換器的主要技術(shù)指標(biāo)
*8．4 利用Multisim分析D/A和A/D轉(zhuǎn)換電路
8．4．1 D/A轉(zhuǎn)換器的仿真分析
8．4．2 A/D轉(zhuǎn)換器的仿真分析
本章小結(jié)
習(xí)題
附錄A 部分習(xí)題參考答案
參考文獻(xiàn)