基于Cadence Allegro的FPGA高速板卡設(shè)計

目錄
1．1 OrCAD導出Allegro網(wǎng)表
1．2 Allegro 導入OrCAD網(wǎng)表前的準備
1．3 Allegro導入OrCAD網(wǎng)表
1．4 放置元器件
1．5 OrCAD導出Allegro網(wǎng)表常見錯誤解決方法
1．5．1 位號重復
1．5．2 未分配封裝
1．5．3 同一個Symbol中出現(xiàn)Pin Number重復
1．5．4 同一個Symbol中出現(xiàn)Pin Name重復
1．5．5 封裝名包含非法字符
1．5．6 元器件缺少Pin Number
1．6 Allegro導入OrCAD網(wǎng)表常見錯誤解決方法
1．6．1 導入的路徑?jīng)]有文件
1．6．2 找不到元器件封裝
1．6．3 缺少封裝焊盤
1．6．4 網(wǎng)表與封裝引腳號不匹配
第2章 LP Wizard和Allegro創(chuàng)建封裝
2．1 LP Wizard的安裝和啟動
2．2 LP Wizard軟件設(shè)置
2．3 Allegro軟件設(shè)置
2．4 運用LP Wizard制作SOP8封裝
2．5 運用LP Wizard制作QFN封裝
2．6 運用LP Wizard制作BGA封裝
2．7 運用LP Wizard制作Header封裝
2．8 Allegro元件封裝制作流程
2．9 導出元件庫
2．10 PCB上更新元件封裝
第3章 快捷鍵設(shè)置
3．1 環(huán)境變量
3．2 查看當前快捷鍵設(shè)置
3．3 Script的錄制與快捷鍵的添加
3．4 快捷鍵的常用設(shè)置方法
3．5 skill的使用
3．6 Stroke錄制與使用
第4章 Allegro設(shè)計環(huán)境及常用操作設(shè)置
4．1 User Preference常用操作設(shè)置
4．2 Design Parameter Editor參數(shù)設(shè)置
4．2．1 Display選項卡設(shè)置講解
4．2．2 Design選項卡設(shè)置講解
4．3 格點的設(shè)置
4．3．1 格點設(shè)置的基本原則
4．3．2 Allegro格點的設(shè)置方法及技巧
第5章 結(jié)構(gòu)
5．1 手工繪制板框
5．2 導入DXF文件
5．3 重疊頂、底層DXF文件
5．4 將DXF中的文字導入到Allegro
5．5 Logo導入Allegro
5．6 閉合的DXF轉(zhuǎn)換成板框
5．7 不閉合的DXF轉(zhuǎn)換成板框
5．8 導出DXF結(jié)構(gòu)圖
第6章 布局
6．1 Allegro布局常用操作
6．2 飛線的使用方法和技巧
6．3 布局的工藝要求
6．3．1 特殊元件的布局
6．3．2 通孔元件的間距要求
6．3．3 壓接元件的工藝要求
6．3．4 相同模塊的布局
6．3．5 PCB板輔助邊與布局
6．3．6 輔助邊與母板的連接方式：V-CUT和郵票孔
6．4 布局的基本順序
6．4．1 整板禁布區(qū)的繪制
6．4．2 交互式布局
6．4．3 結(jié)構(gòu)件的定位
6．4．4 整板信號流向規(guī)劃
6．4．5 模塊化布局
6．4．6 主要關(guān)鍵芯片的布局規(guī)劃
第7章 層疊阻抗設(shè)計
7．1 PCB板材的基礎(chǔ)知識
7．1．1 覆銅板的定義及結(jié)構(gòu)
7．1．2 銅箔的定義、分類及特點
7．1．3 PCB板材的分類
7．1．4 半固化片（prepreg或pp）的工藝原理
7．1．5 pp（半固化片）的特性
7．1．6 pp（半固化片）的主要功能
7．1．7 基材常見的性能指標
7．1．8 pp（半固化片）的規(guī)格
7．1．9 pp壓合厚度的計算說明
7．1．10 多層板壓合后理論厚度計算說明
7．2 阻抗計算（以一個8層板為例）
7．2．1 微帶線阻抗計算
7．2．2 帶狀線阻抗計算
7．2．3 共面波導阻抗計算
7．2．4 阻抗計算的注意事項
7．3 層疊設(shè)計
7．3．1 層疊和阻抗設(shè)計的幾個階段
7．3．2 PCB層疊方案需要考慮的因素
7．3．3 層疊設(shè)置的常見問題
7．3．4 層疊設(shè)置的基本原則
7．3．5 什么是假8層
7．3．6 如何避免假8層
7．4 fpga高速板層疊阻抗設(shè)計
7．4．1 生益的S1000-2板材參數(shù)介紹
7．4．2 fpga板層疊確定
7．4．3 Cross Section界面介紹
7．4．4 12層板常規(guī)層壓結(jié)構(gòu)
7．4．5 PCIe板卡各層銅厚、芯板及pp厚度確定
7．4．6 阻抗計算及各層阻抗線寬確定
第8章 電源地處理
8．1 電源地處理的基本原則
8．1．1 載流能力
8．1．2 電源通道和濾波
8．1．3 直流壓降
8．1．4 參考平面
8．1．5 其他要求
8．2 電源地平面分割
8．2．1 電源地負片銅皮處理
8．2．2 電源地正片銅皮處理
8．3 常規(guī)電源的種類介紹及各自的設(shè)計方法
8．3．1 電源的種類
8．3．2 POE電源介紹及設(shè)計方法
8．3．3 48V電源介紹及設(shè)計方法
8．3．4 開關(guān)電源的設(shè)計
8．3．5 線性電源的設(shè)計
第9章 高速板卡PCB整板規(guī)則設(shè)置
9．1 整板信號的分類
9．1．1 電源地類
9．1．2 關(guān)鍵信號類（時鐘、復位）
9．1．3 50Ω射頻信號類
9．1．4 75Ω阻抗線類
9．1．5 100Ω差分信號分類
9．1．6 85Ω差分信號分類
9．1．7 總線的分類
9．2 物理類規(guī)則的建立
9．2．1 單端物理約束需要設(shè)置的幾個參數(shù)講解
9．2．2 Default/50Ω單端信號類規(guī)則建立
9．2．3 電源地類規(guī)則建立
9．2．4 50Ω單端射頻信號類規(guī)則建立
9．2．5 75Ω單端信號類規(guī)則建立
9．2．6 100Ω差分信號類規(guī)則建立
9．2．7 85Ω差分信號類規(guī)則建立
9．2．8 1．0BGA的物理區(qū)域規(guī)則建立
9．2．9 0．8BGA的物理區(qū)域規(guī)則建立
9．2．1 過孔參數(shù)的設(shè)置
9．3 物理類規(guī)則分配
9．3．1 電源地類規(guī)則分配
9．3．2 50Ω單端射頻信號類規(guī)則分配
9．3．3 75Ω單端信號類規(guī)則分配
9．3．4 100Ω差分信號類規(guī)則分配
9．3．5 85Ω差分信號類規(guī)則分配
9．3．6 1．0BGA的物理區(qū)域規(guī)則的分配和用法
9．4 間距規(guī)則設(shè)置
9．4．1 Spacing約束的Default參數(shù)設(shè)置
9．4．2 關(guān)鍵信號（時鐘、復位）的Spacing類規(guī)則設(shè)置
9．4．3 差分信號的Spacing類規(guī)則設(shè)置
9．4．4 RF信號的Spacing類規(guī)則設(shè)置
9．4．5 1．0BGA的Spacing類規(guī)則設(shè)置
9．4．6 0．8BGA的Spacing類規(guī)則設(shè)置
9．4．7 同網(wǎng)絡(luò)名間距規(guī)則設(shè)置
9．5 間距類規(guī)則分配
9．6 等長規(guī)則設(shè)置
第10章布線
10．1 Allegro布線的常用基本操作
10．1．1 Add Connect指令選項卡詳解
10．1．2 Working Layers的用法
10．1．3 Add Connect右鍵菜單常用命令講解
10．1．4 拉線常用設(shè)置推薦
10．1．5 布線調(diào)整Slide指令選項卡詳解
10．1．6 改變走線寬度和布線層的Change命令的用法
10．1．7 快速等間距修線
10．1．8 進行布線優(yōu)化的Custom Smooth命令的用法
10．2 布線常用技巧與經(jīng)驗分享
10．3 修線常用技巧與經(jīng)驗分享
10．4 常見元件Fanout處理
10．4．1 SOP/QFP等密間距元件的Fanout
10．4．2 分離元件（小電容）的Fanout
10．4．3 分離元件（排阻）的Fanout
10．4．4 分離元件（BGA下小電容）的Fanout
10．4．5 分離元件（Bulk電容）的Fanout
10．4．6 BGA的Fanout
10．5 常見BGA布線方法和技巧
10．5．1 1．0mm pitch BGA的布線方法和技巧
10．5．2 0．8mm pitch BGA的布線方法和技巧
10．5．3 0．65mm pitch BGA的布線方法和技巧
10．5．4 0．5mm pitch BGA布線方法和技巧
10．5．5 0．4mm pitch BGA布線方法和技巧
10．6 布線的基本原則及思路
10．6．1 布線的基本原則
10．6．2 布線的基本順序
10．6．3 布線層面規(guī)劃
10．6．4 布線的基本思路
第11章 PCIe信號的基礎(chǔ)知識及其金手指設(shè)計要求
11．1 PCIe總線概述
11．2 PCIe總線基礎(chǔ)知識介紹
11．2．1 數(shù)據(jù)傳輸?shù)耐負浣Y(jié)構(gòu)
11．2．2 PCIe總線使用的信號
11．3 PCIe金手指的設(shè)計要求
11．3．1 金手指的封裝和板厚要求
11．3．2 金手指下方平面處理
11．3．3 金手指焊盤出線和打孔要求
11．3．4 PCIe電源處理
11．3．5 PCIe AC耦合電容的處理
11．3．6 PCIe差分信號的阻抗和布線要求
第12章 HSMC高速串行信號處理
12．1 HSMC高速信號介紹及其設(shè)計要求
12．1．1 HSMC高速信號介紹
12．1．2 HSMC布線要求
12．1．3 HSMC布局要求
12．2 HSMC信號規(guī)則設(shè)置
12．3 HSMC 扇出
12．4 HSMC高速信號的布線
12．4．1 差分線通用布線要求
12．4．2 參考平面
12．4．3 BGA內(nèi)部出線
12．4．4 差分對內(nèi)等長處理及繞線要求
第13章 射頻信號的處理
13．1 射頻信號的相關(guān)知識
13．2 射頻的基礎(chǔ)知識介紹
13．3 射頻板材的選用原則
13．4 射頻板布局設(shè)計要求
13．5 射頻板的層疊阻抗和線寬要求
13．5．1 4層板射頻阻抗設(shè)計分析
13．5．2 常規(guī)多層板射頻阻抗設(shè)計分析
13．6 射頻布線設(shè)計要求
13．6．1 射頻布線的基本原則
13．6．2 射頻布線的注意事項
第14章 DDR3內(nèi)存的相關(guān)知識及PCB設(shè)計方法
14．1 DDR內(nèi)存的基礎(chǔ)知識
14．1．1 存儲器簡介
14．1．2 內(nèi)存相關(guān)工作流程與參數(shù)介紹
14．1．3 內(nèi)存容量的計算方法
14．1．4 DDR、DDR2、DDR3各項參數(shù)介紹及對比
14．2 DDR3互連通路拓撲
14．2．1 常見互連通路拓撲結(jié)構(gòu)介紹及其種類
14．2．2 DDR3 T形及Fly_by拓撲的應(yīng)用分析
14．2．3 Write leveling功能與Fly_by拓撲
14．3 DDR3四片F(xiàn)ly_by結(jié)構(gòu)設(shè)計
14．3．1 DDR3信號說明及分組
14．3．2 布局
14．3．3 VDD、VREF、VTT等電源處理
14．3．4 DDR3信號線的Fanout
14．3．5 數(shù)據(jù)線及地址線互連
14．3．6 數(shù)據(jù)線及地址線等長規(guī)則設(shè)置
14．3．7 等長繞線
14．4 DDR3兩片T形結(jié)構(gòu)設(shè)計
第15章 常用接口設(shè)計
15．1 以太網(wǎng)口
15．2 USB接口
15．3 HDMI接口設(shè)計
15．4 DVI接口設(shè)計
15．5 VGA接口設(shè)計
15．6 SATA接口設(shè)計
15．7 Micro SD卡
15．8 音頻接口
15．9 JTAG接口
15．10 串口電路設(shè)計
第16章 PCB設(shè)計后處理
16．1 絲印的處理
16．1．1 字體參數(shù)的設(shè)置
16．1．2 絲印設(shè)計的常規(guī)要求
16．1．3 絲印重命名及反標
16．2 尺寸標注
16．3 PCB生產(chǎn)工藝技術(shù)文件說明
16．4 輸出光繪前需要檢查的項目和流程
16．4．1 基于Check List的檢查
16．4．2 Display Status的檢查
16．4．3 Dangling Lines、Dangling Via 的檢查
16．4．4 單點網(wǎng)絡(luò)的檢查
第17章 光繪和相關(guān)文件的參數(shù)設(shè)置及輸出
17．1 鉆孔文件的設(shè)置及生成
17．2 rou文件的設(shè)置及生成
17．3 鉆孔表的處理及生成
17．3．1 鉆孔公差的處理
17．3．2 相同孔徑的鉆孔處理
17．3．3 鉆孔符號的處理
17．3．4 鉆孔表的生成
17．4 光繪文件的各項參數(shù)設(shè)置及輸出
17．4．1 光繪各層命名及層的內(nèi)容
17．4．2 設(shè)置光繪文件各項參數(shù)并輸出
17．5 輸出IPC網(wǎng)表
17．6 輸出貼片坐標文件
17．7 輸出結(jié)構(gòu)文件
第18章 光繪文件的檢查項及CAM350常用操作
18．1 光繪文件的導入
18．2 光繪層的排序
18．3 各層電氣屬性的指定
18．4 IPC網(wǎng)表對比，開/短路檢查
18．5 鉆孔文件檢查
18．6 最小線寬檢查
18．7 最小線距檢查
18．8 綜合DRC檢查
18．9 阻焊到線距離檢查
18．10 阻焊到絲印檢查
18．11 阻焊橋檢查