數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)（第3版）

目 錄
緒論\t（1）
第1章 數(shù)字邏輯基礎(chǔ)\t（3）
1．1 數(shù)制與數(shù)制轉(zhuǎn)換\t（3）
1．1．1 十進(jìn)制\t（3）
1．1．2 二進(jìn)制\t（4）
1．1．3 十六進(jìn)制和八進(jìn)制\t（4）
1．1．4 二進(jìn)制數(shù)與十進(jìn)制數(shù)之間的轉(zhuǎn)換\t（4）
1．1．5 二進(jìn)制數(shù)與十六進(jìn)制數(shù)及八進(jìn)制數(shù)之間的轉(zhuǎn)換\t（7）
1．2 幾種簡(jiǎn)單的編碼\t（7）
1．2．1 二-十進(jìn)制碼（BCD碼）\t（8）
1．2．2 格雷碼\t（9）
1．2．3 奇偶校驗(yàn)碼\t（10）
1．2．4 字符數(shù)字碼\t（10）
1．3 算術(shù)運(yùn)算\t（11）
1．4 邏輯代數(shù)中的邏輯運(yùn)算\t（13）
1．4．1 基本邏輯運(yùn)算\t（13）
1．4．2 復(fù)合邏輯運(yùn)算\t（16）
1．4．3 正邏輯與負(fù)邏輯\t（17）
1．5 邏輯代數(shù)的基本定律和規(guī)則\t（19）
1．6 邏輯函數(shù)的標(biāo)準(zhǔn)形式\t（22）
1．6．1 常用的邏輯函數(shù)式\t（22）
1．6．2 函數(shù)的與或式和或與式\t（22）
1．6．3 最小項(xiàng)和最大項(xiàng)\t（23）
1．6．4 邏輯函數(shù)的標(biāo)準(zhǔn)與或式和標(biāo)準(zhǔn)或與式\t（26）
1．7 邏輯函數(shù)式與真值表\t（27）
1．8 邏輯函數(shù)的化簡(jiǎn)\t（28）
1．8．1 公式化簡(jiǎn)法\t（29）
1．8．2 卡諾圖化簡(jiǎn)法\t（30）
1．8．3 不完全確定的邏輯函數(shù)及其化簡(jiǎn)\t（35）
1．8．4 邏輯函數(shù)式化簡(jiǎn)為其他形式\t（37）
1．8．5 奎恩-麥克拉斯基化簡(jiǎn)法\t（38）
1．8．6 多輸出邏輯函數(shù)的化簡(jiǎn)\t（39）
復(fù)習(xí)思考題\t（41）
習(xí)題\t（42）
第2章 邏輯門電路\t（44）
2．1 晶體管的開關(guān)特性\t（44）
2．2 分立元件門電路\t（46）
2．3 TTL門電路\t（48）
2．3．1 TTL與非門的電路結(jié)構(gòu)\t（48）
2．3．2 TTL與非門的電壓傳輸特性\t（50）
2．3．3 TTL與非門靜態(tài)輸入特性與輸出特性\t（51）
2．3．4 TTL與非門的動(dòng)態(tài)特性\t（54）
2．3．5 其他類型的TTL門電路\t（54）
2．3．6 TTL數(shù)字集成電路\t（58）
2．4 其他類型雙極型數(shù)字集成電路\t（60）
2．4．1 ECL門電路\t（61）
2．4．2 I2L電路\t（63）
2．5 CMOS門電路\t（64）
2．5．1 CMOS反相器的電路結(jié)構(gòu)\t（64）
2．5．2 CMOS反相器的電壓傳輸特性和電流傳輸特性\t（64）
2．5．3 CMOS反相器的靜態(tài)輸入特性和輸出特性\t（65）
2．5．4 CMOS反相器的動(dòng)態(tài)特性\t（67）
2．5．5 其他類型的CMOS門電路\t（68）
2．5．6 CMOS數(shù)字集成電路\t（70）
2．5．7 CMOS集成電路的主要特點(diǎn)和使用注意事項(xiàng)\t（71）
2．6 其他類型的MOS數(shù)字集成電路\t（72）
2．6．1 PMOS門電路\t（72）
2．6．2 NMOS門電路\t（73）
2．6．3 E2CMOS電路\t（74）
2．7 Bi-CMOS電路\t（74）
2．8 TTL與CMOS電路的接口\t（75）
復(fù)習(xí)思考題\t（76）
習(xí)題\t（76）
第3章 組合邏輯電路\t（80）
3．1 概述\t（80）
3．2 組合邏輯電路的分析\t（81）
3．3 組合邏輯電路的設(shè)計(jì)\t（82）
3．4 組合邏輯電路中的冒險(xiǎn)\t（83）
3．4．1 功能冒險(xiǎn)與消除方法\t（84）
3．4．2 邏輯冒險(xiǎn)與消除方法\t（85）
3．5 可編程邏輯器件和VHDL概述\t（87）
3．5．1 VHDL基本結(jié)構(gòu)\t（87）
3．5．2 VHDL中的中間信號(hào)\t（89）
3．5．3 VHDL描述邏輯電路的進(jìn)程形式\t（90）
復(fù)習(xí)思考題\t（92）
習(xí)題\t（93）
第4章 常用組合邏輯功能器件\t（95）
4．1 自頂向下的模塊化設(shè)計(jì)方法\t（95）
4．2 編碼器\t（97）
4．2．1 二進(jìn)制編碼器\t（97）
4．2．2 二-十進(jìn)制編碼器\t（98）
4．2．3 通用編碼器集成電路\t（98）
4．2．4 編碼器應(yīng)用舉例\t（101）
4．2．5 編碼器的VHDL描述\t（101）
4．3 譯碼器/數(shù)據(jù)分配器\t（103）
4．3．1 二進(jìn)制譯碼器\t（103）
4．3．2 二-十進(jìn)制譯碼器\t（105）
4．3．3 通用譯碼器集成電路\t（106）
4．3．4 數(shù)據(jù)分配器\t（107）
4．3．5 顯示譯碼器\t（107）
4．3．6 譯碼器應(yīng)用舉例\t（112）
4．3．7 譯碼器的VHDL描述\t（113）
4．4 數(shù)據(jù)選擇器\t（115）
4．4．1 數(shù)據(jù)選擇器的電路結(jié)構(gòu)\t（115）
4．4．2 通用數(shù)據(jù)選擇器集成電路\t（116）
4．4．3 數(shù)據(jù)選擇器應(yīng)用舉例\t（118）
4．4．4 數(shù)據(jù)選擇器的VHDL描述\t（120）
4．5 算術(shù)運(yùn)算電路\t（121）
4．5．1 基本加法器\t（121）
4．5．2 高速加法器\t（123）
4．5．3 通用加法器集成電路\t（124）
4．5．4 加法器應(yīng)用舉例\t（125）
4．5．5 加法器電路的VHDL描述\t（127）
4．6 數(shù)值比較器\t（129）
4．7 代碼轉(zhuǎn)換器\t（132）
4．7．1 BCD-二進(jìn)制碼轉(zhuǎn)換器\t（132）
4．7．2 通用BCD-二進(jìn)制和二進(jìn)制-BCD碼轉(zhuǎn)換器集成電路\t（133）
4．7．3 代碼轉(zhuǎn)換電路的VHDL描述\t（134）
4．8 數(shù)字系統(tǒng)設(shè)計(jì)舉例――算術(shù)邏輯單元\t（135）
復(fù)習(xí)思考題\t（139）
習(xí)題\t（139）
第5章 時(shí)序邏輯電路\t（143）
5．1 概述\t（143）
5．2 鎖存器\t（145）
5．2．1 普通鎖存器\t（145）
5．2．2 門控鎖存器\t（147）
5．3 觸發(fā)器\t（150）
5．3．1 主從觸發(fā)器\t（150）
5．3．2 邊沿觸發(fā)器\t（154）
5．4 觸發(fā)器使用中的幾個(gè)問題\t（157）
5．4．1 觸發(fā)器邏輯功能的轉(zhuǎn)換\t（157）
5．4．2 觸發(fā)器的脈沖工作特性\t（160）
5．4．3 觸發(fā)器的合理選用及使用注意事項(xiàng)\t（162）
5．5 觸發(fā)器應(yīng)用舉例\t（163）
5．6 時(shí)序邏輯電路的分析與設(shè)計(jì)\t（165）
5．6．1 同步時(shí)序邏輯電路的分析\t（165）
5．6．2 異步時(shí)序邏輯電路的分析\t（167）
5．6．3 同步時(shí)序邏輯電路的設(shè)計(jì)\t（171）
5．6．4 有限狀態(tài)機(jī)的VHDL描述\t（175）
5．7 時(shí)序邏輯電路中的冒險(xiǎn)\t（179）
5．7．1 異步時(shí)序邏輯電路中的冒險(xiǎn)\t（179）
5．7．2 同步時(shí)序邏輯電路中的冒險(xiǎn)\t（180）
5．7．3 消除時(shí)序邏輯電路冒險(xiǎn)的方法\t（181）
復(fù)習(xí)思考題\t（181）
習(xí)題\t（182）
第6章 常用時(shí)序邏輯功能器件\t（188）
6．1 計(jì)數(shù)器\t（188）
6．1．1 異步計(jì)數(shù)器\t（188）
6．1．2 同步計(jì)數(shù)器\t（193）
6．1．3 計(jì)數(shù)器應(yīng)用\t（204）
6．1．4 計(jì)數(shù)器的VHDL描述\t（205）
6．2 寄存器和移位寄存器\t（207）
6．2．1 寄存器\t（207）
6．2．2 移位寄存器\t（208）
6．2．3 移位寄存器應(yīng)用舉例\t（212）
6．2．4 移位寄存器型計(jì)數(shù)器\t（215）
6．2．5 移位寄存器的VHDL描述\t（219）
復(fù)習(xí)思考題\t（222）
習(xí)題\t（222）
第7章 半導(dǎo)體存儲(chǔ)器和可編程邏輯器件\t（227）
7．1 概述\t（227）
7．2 半導(dǎo)體存儲(chǔ)器\t（228）
7．2．1 半導(dǎo)體存儲(chǔ)器概述\t（228）
7．2．2 只讀存儲(chǔ)器（ROM）\t（229）
7．2．3 隨機(jī)存取存儲(chǔ)器（RAM）\t（235）
7．3 可編程邏輯器件（PLD）\t（237）
7．3．1 PLD概述\t（237）
7．3．2 可編程陣列邏輯（PAL）\t（239）
7．3．3 通用陣列邏輯（GAL）\t（246）
7．3．4 復(fù)雜的可編程邏輯器件（CPLD）\t（249）
7．3．5 現(xiàn)場(chǎng)可編程門陣列（FPGA）\t（253）
7．3．6 PLD的開發(fā)過程\t（256）
復(fù)習(xí)思考題\t（257）
習(xí)題\t（257）
第8章 脈沖信號(hào)的產(chǎn)生與整形\t（259）
8．1 555集成定時(shí)器\t（259）
8．2 施密特觸發(fā)電路\t（261）
8．3 單穩(wěn)態(tài)觸發(fā)電路\t（263）
8．3．1 用555定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)電路\t（264）
8．3．2 用施密特觸發(fā)電路構(gòu)成單穩(wěn)態(tài)觸發(fā)電路\t（265）
8．3．3 集成單穩(wěn)態(tài)觸發(fā)電路\t（266）
8．3．4 單穩(wěn)態(tài)觸發(fā)電路的應(yīng)用\t（267）
8．3．5 單穩(wěn)態(tài)觸發(fā)電路的VHDL描述\t（268）
8．4 多諧振蕩器\t（270）
8．4．1 用555定時(shí)器構(gòu)成多諧振蕩器\t（270）
8．4．2 用施密特觸發(fā)電路構(gòu)成多諧振蕩器\t（272）
8．4．3 石英晶體多諧振蕩器\t（273）
復(fù)習(xí)思考題\t（274）
習(xí)題\t（274）
第9章 數(shù)模和模數(shù)轉(zhuǎn)換\t（277）
9．1 D/A轉(zhuǎn)換器\t（277）
9．1．1 D/A轉(zhuǎn)換器的基本原理\t（277）
9．1．2 權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器\t（278）
9．1．3 倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器\t（278）
9．1．4 集成D/A轉(zhuǎn)換器及主要技術(shù)參數(shù)\t（279）
9．2 A/D轉(zhuǎn)換器\t（280）
9．2．1 A/D轉(zhuǎn)換器的基本原理\t（280）
9．2．2 逐次逼近型A/D轉(zhuǎn)換器\t（283）
9．2．3 雙積分型A/D轉(zhuǎn)換器\t（285）
9．2．4 集成A/D轉(zhuǎn)換器及主要技術(shù)參數(shù)\t（287）
復(fù)習(xí)思考題\t（288）
習(xí)題\t（289）
附錄A 各章習(xí)題參考答案\t（290）
參考文獻(xiàn)\t（310）