計算機系統(tǒng)基礎：基于IA-32體系結構

第1章 計算機系統(tǒng)概述\t1
1．1 計算機的發(fā)展歷程\t1
1．2 計算機系統(tǒng)的基本組成\t4
1．2．1 馮??諾依曼計算機的基本結構\t4
1．2．2 現代計算機的基本組成\t5
1．2．3 計算機的工作過程\t7
1．3 計算機系統(tǒng)的層次結構\t9
1．4 計算機系統(tǒng)的性能評價指標\t11
1．5 本章小結\t14
習題1\t15
第2章 數據的機器級表示與處理\t16
2．1 數制和編碼\t16
2．1．1 進位計數制\t16
2．1．2 計算機中的編碼\t19
2．1．3 無符號數和有符號數\t21
2．1．4 定點數與浮點數\t22
2．2 定點數的表示\t23
2．2．1 定點數的編碼表示\t23
2．2．2 C語言中的整數\t28
2．3 浮點數的表示\t28
2．3．1 浮點數的基本概念\t28
2．3．2 IEEE 754標準\t30
2．3．3 C語言中的浮點數\t31
2．4 數據的存儲\t32
2．5 定點數的基本運算\t35
2．5．1 定點數加/減法運算\t35
2．5．2 定點數乘/除法運算\t37
?*2．6 浮點數的基本運算\t42
2．6．1 浮點數加/減法運算\t42
2．6．2 浮點數乘/除法運算\t46
2．7 本章小結\t47
習題2\t47
第3章 層次結構存儲系統(tǒng)\t49
3．1 存儲器技術\t49
3．1．1 存儲器概述\t49
3．1．2 存儲器的層次結構\t50
3．1．3 存儲器技術\t53
3．2 主存儲器\t54
3．2．1 主存儲器的結構和基本操作\t54
3．2．2 主存儲器的組成與控制\t57
3．2．3 主存儲器的讀/寫操作\t63
3．3 高速緩沖存儲器（Cache）\t64
3．3．1 程序訪問的局部性\t64
3．3．2 Cache的基本工作原理\t66
3．3．3 Cache地址映射\t69
3．3．4 Cache替換算法\t76
3．3．5 Cache設計考慮因素\t77
3．4 虛擬存儲管理\t79
3．4．1 虛擬存儲器\t79
3．4．2 存儲管理\t80
3．5 IA-32系統(tǒng)地址轉換\t84
3．5．1 邏輯地址向線性地址的轉換\t84
3．5．2 線性地址向物理地址的轉換\t87
3．6 本章小結\t90
習題3\t90
第4章 指令系統(tǒng)和程序的機器級表示\t93
4．1 機器指令\t93
4．1．1 機器指令與匯編指令的關系\t93
4．1．2 指令的一般格式\t93
4．2 寄存器組織\t94
4．2．1 通用寄存器\t95
4．2．2 專用寄存器\t95
4．2．3 段寄存器\t97
?*4．2．4 浮點寄存器棧和多媒體擴展寄存器組\t97
4．3 存儲器組織\t98
4．3．1 存儲模型\t99
4．3．2 工作方式\t99
4．3．3 邏輯地址\t100
4．4 數據類型及格式\t103
4．5 IA-32數據尋址方式\t104
4．5．1 立即數尋址\t105
4．5．2 寄存器尋址\t105
4．5．3 存儲器尋址\t106
4．6 IA-32指令系統(tǒng)\t109
4．6．1 指令格式\t109
4．6．2 數據傳送指令\t110
4．6．3 算術運算指令\t114
4．6．4 位操作指令\t119
4．6．5 控制轉移指令\t121
4．7 程序的機器級表示\t125
4．7．1 過程調用的機器級表示\t125
?*4．7．2 選擇結構的機器級表示\t130
?*4．7．3 循環(huán)結構的機器級表示\t133
4．8 本章小結\t135
習題4\t136
第5章 CPU結構和程序執(zhí)行\(zhòng)t139
5．1 程序執(zhí)行概述\t139
5．1．1 指令的執(zhí)行過程\t139
5．1．2 指令周期\t141
5．2 CPU結構和工作原理\t143
5．2．1 CPU的功能\t143
5．2．2 CPU的主要寄存器\t143
5．2．3 CPU的結構和工作原理\t144
5．3 數據通路\t146
5．3．1 數據通路的基本結構\t146
5．3．2 單總線數據通路\t148
5．3．3 多總線數據通路\t149
5．4 指令流水線\t151
5．4．1 指令流水線的基本原理\t151
5．4．2 CISC指令集和RISC指令集\t154
5．4．3 流水線冒險及其解決方法\t156
?*5．4．4 流水線多發(fā)技術\t160
5．5 本章小結\t162
習題5\t162
第6章 異常和中斷\t165
6．1 異常和中斷概述\t165
6．1．1 異常和中斷的基本概念\t165
6．1．2 異常和中斷的分類\t166
6．1．3 異常和中斷的作用\t169
6．2 異常和中斷的響應\t170
6．3 IA-32的CPU中斷管理\t173
6．3．1 中斷向量表\t173
6．3．2 IA-32的中斷描述符表\t175
?*6．4 8259A中斷控制器\t178
6．4．1 8259A的功能\t178
6．4．2 8259A的內部結構\t178
6．4．3 中斷源識別與中斷優(yōu)先級\t180
6．4．4 8259A的工作方式\t183
6．4．5 8259A的工作過程\t186
6．5 中斷程序設計及響應過程舉例\t187
6．5．1 中斷程序設計\t187
6．5．2 中斷響應過程舉例\t189
6．6 本章小結\t190
習題6\t191
第7章 輸入/輸出系統(tǒng)\t192
7．1 輸入/輸出系統(tǒng)概述\t192
7．2 輸入/輸出硬件系統(tǒng)\t193
7．2．1 輸入/輸出接口功能\t193
7．2．2 輸入/輸出接口結構\t195
7．2．3 輸入/輸出設備的總線連接\t197
7．2．4 輸入/輸出接口的尋址方式\t198
7．3 輸入/輸出軟件系統(tǒng)\t201
7．3．1 輸入/輸出軟件系統(tǒng)任務與工作過程\t202
7．3．2 內核空間輸入/輸出軟件\t203
7．3．3 用戶空間輸入/輸出軟件\t206
7．4 CPU與外設的數據交換方式\t210
7．4．1 程序查詢方式\t211
7．4．2 程序中斷方式\t212
7．4．3 DMA方式\t214
7．5 本章小結\t220
習題7\t221
附錄A OllDbg反匯編工具\t222
主要參考文獻\t225