FPGA數(shù)字系統(tǒng)設(shè)計(jì)

基礎(chǔ)篇
第1章 可編程邏輯器件基礎(chǔ)
1．1 可編程邏輯器件概述
1．2 CPIOD的原理與結(jié)構(gòu)
1．2．1 乘積項(xiàng)的工作原理
1．2．2 CPLD的一般結(jié)構(gòu)
1．3 FPGA的原理與結(jié)構(gòu)
1．3．1 查找表的基本原理
1．3．2 FPGA的結(jié)構(gòu)
第2章 VerilogHDL語言基礎(chǔ)
2．1 硬件描述語言概述
2．2 VerilogHDL模塊的結(jié)構(gòu)
2．3 VerilogHDL語言要素
2．3．1 標(biāo)識符與關(guān)鍵詞
2．3．2 注釋
2．3．3 四值邏輯
2．3．4 常量及其表示
2．3．5 數(shù)據(jù)類型
2．4 表達(dá)式和運(yùn)算符
2．4．1 連接與復(fù)制操作符
2．4．2 符號運(yùn)算符
2．4．3 算術(shù)運(yùn)算符
2．4．4 關(guān)系運(yùn)算符
2．4．5 邏輯運(yùn)算符
2．4．6 全等比較運(yùn)算符
2．4．7 按位運(yùn)算符
2．4．8 歸約運(yùn)算符
2．4．9 移位操作符
2．4．10 條件運(yùn)算符
2．4．11 優(yōu)先級說明
2．5 VerilogHDL的行為建模
2．5．1 行為描述的結(jié)構(gòu)
2．5．2 過程結(jié)構(gòu)
2．5．3 時(shí)序控制
2．5．4 賦值語句
2．5．5 條件與控制語句
2．5．6 任務(wù)與函數(shù)結(jié)構(gòu)
2．5．7 可綜合與不可綜合
2．6 VerilogHDL的結(jié)構(gòu)化建模
2．6．1 內(nèi)置的基本門及其例化
2．6．2 模塊實(shí)例化
2．6．3 層次化設(shè)計(jì)
2．7 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
2．7．1 顯示任務(wù)
2．7．2 文件輸入／輸出任務(wù)
2．7．3 從文件中讀取數(shù)據(jù)任務(wù)
2．7．4 仿真控制任務(wù)
2．7．5 仿真時(shí)間函數(shù)
2．8 編譯指令
2．9 驗(yàn)證平臺搭建
2．9．1 驗(yàn)證平臺結(jié)構(gòu)
2．9．2 待驗(yàn)證設(shè)計(jì)
2．9．3 時(shí)鐘生成器
2．9．4 激勵(lì)發(fā)生器（Stimulator）
2．9．5 比較器（Checker）
2．9．6 驗(yàn)證平臺完整實(shí)例
第3章 數(shù)字邏輯HDL描述
3．1 組合邏輯電路設(shè)計(jì)舉例
3．1．1 比較器
3．1．2 編碼器
3．1．3 譯碼器
3．1．4 簡單的ALU電路
3．2 時(shí)序邏輯電路設(shè)計(jì)舉例
3．2．1 D觸發(fā)器
3．2．2 移位寄存器
3．2．3 計(jì)數(shù)器
3．2．4 分頻電路
3．3 有限狀態(tài)機(jī)設(shè)計(jì)
第4章 基于Vivado的FPGA開發(fā)流程
……
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