現(xiàn)代數(shù)字電路設計與實踐

第1章 現(xiàn)代數(shù)字電路設計導論 1
1.1 硬件平臺 1
1.2 軟件平臺 17
第2章 現(xiàn)代數(shù)字電路基礎 22
2.1 基本邏輯門和CMOS電路 22
2.1.1 反相器和CMOS電路 23
2.1.2 基本邏輯單元 26
2.2 輸入和輸出 30
2.2.1 端口I/O標準 30
2.2.2 邏輯值和噪聲容限 39
2.2.3 漏極開路輸出(OD)和集電極開路輸出(OC) 40
2.2.4 端口的上拉和下拉電阻 41
2.3 布爾代數(shù) 45
2.3.1 基礎知識 45
2.3.2 德摩根定律 48
2.3.3 異或邏輯 48
2.3.4 香農(nóng)擴展 50
2.3.5 布爾空間 50
2.3.6 積之和與和之積以及非全配邏輯 53
2.3.7 邏輯化簡 55
2.4 習 題 81
2.5 參考文獻 83
第3章 硬件描述語言入門 84
3.1 數(shù)字電子設計概述 84
3.2 硬件描述語言 87
3.3 自上而下和層次化 96
3.4 數(shù)據(jù)流—行為—結構化 106
3.4.1 組合邏輯例一:二選一多路器的數(shù)據(jù)流描述 107
3.4.2 組合邏輯例二:二選一多路器的行為描述 109
3.4.3 組合邏輯例三:二選一多路器的結構化描述 112
3.4.4 時序邏輯例一:鎖存器和觸發(fā)器的結構化描述 115
3.4.5 時序邏輯例二:鎖存器和觸發(fā)器的行為描述 121
3.5 信號延遲 125
3.6 內(nèi)部信號 128
3.7 可定參設計 132
3.8 數(shù)據(jù)類型 136
3.9 代碼模型分析 147
3.9.1 代碼模型分析例一:七段數(shù)碼管驅(qū)動電路和Verilog顯式建模 148
3.9.2 代碼模型分析例二:七段數(shù)碼管驅(qū)動電路和VHDL顯式建模 156
3.10 順序框架 166
3.11 循環(huán)框架和循環(huán)語句 171
3.12 驗 證 180
3.12.1 驗證的理論和方法 180
3.12.2 驗證工具和操作流程 181
3.13 習 題 188
3.14 參考文獻 191
第4章 有限狀態(tài)機 193
4.1 有限狀態(tài)機理論 193
4.2 有限狀態(tài)機中的同步電路背景知識 197
4.3 有限狀態(tài)機的編碼描述 198
4.3.1 有限狀態(tài)機的一段式描述 199
4.3.2 有限狀態(tài)機的二段式描述 200
4.3.3 有限狀態(tài)機的三段式描述 201
4.4 狀態(tài)轉移圖 203
4.5 有限狀態(tài)機設計例子:參數(shù)可定制分頻器 208
4.5.1 基于轉移觀點的FSM_1S編碼米利機設計方案 209
4.5.2 基于狀態(tài)觀點的FSM_1S編碼米利機設計方案 212
4.5.3 基于轉移觀點的FSM_3S編碼米利機設計方案 216
4.5.4 基于轉移觀點的FSM_2S編碼米利機外置計數(shù)方案 220
4.5.5 基于狀態(tài)觀點的FSM_2S編碼米利機外置計數(shù)方案 223
4.5.6 基于轉移觀點的FSM_1S編碼米利機外置計數(shù)方案 227
4.5.7 基于轉移觀點的FSM_1S編碼摩爾機外置計數(shù)方案 231
4.6 有限狀態(tài)機設計例子:自動售貨機 235
4.6.1 采用CN_Mealy_EBD方案的設計例子 236
4.6.2 采用CN_Mealy_NBD方案的設計例子 241
4.6.3 采用CN_Moore_NBD方案的設計例子 244
4.6.4 采用ON_Mealy_NBD方案的設計例子 246
4.6.5 采用ON_Moore_NBD方案的設計例子 249
4.7 多種方案的總結 251
4.8 狀態(tài)轉移表(鍵盤去抖電路設計例子) 253
4.9 算法機和算法流程圖 259
4.10 線性序列機 265
4.10.1 線性序列機例子:周期信號發(fā)生器 269
4.10.2 線性序列機例子:LPM 分頻器 271
4.10.3 線性序列機例子:UART接收器 273
4.11 習 題 277
4.12 參考文獻 280
第5章 同步電路基礎 281
5.1 同步電路的概念 281
5.1.1 提高速度 281
5.1.2 避免毛刺 284
5.2 激勵和響應 284
5.3 同步機制 286
5.4 同步翻轉噪聲和功耗 287
5.5 時鐘偏斜和時鐘抖動 288
5.6 同步電路的節(jié)點 289
5.6.1 使用行為語句描述節(jié)點 290
5.6.2 閉節(jié)點 291
5.6.3 開節(jié)點 292
5.6.4 空節(jié)點 292
5.6.5 節(jié)點的等效 293
5.7 同步信號 301
5.8 同步電路的離散信號分析 302
5.8.1 原則和概念 303
5.8.2 應用例子 304
5.8.3 使用節(jié)拍流程圖進行節(jié)拍分析 308
5.8.4 單拍矢量的閉節(jié)點分析和零拍矢量的開節(jié)點分析 312
5.8.5 節(jié)拍間隔控制 320
5.8.6 使用TPS的設計例子:脈沖寬度調(diào)制器 335
5.9 同步電路的連續(xù)信號分析 351
5.9.1 節(jié)點中的電平敏感邏輯與工作速度的關系 351
5.9.2 節(jié)點中的寄存器與工作速度的關系 352
5.9.3 時序設計概述 353
5.9.4 約會謎題和靜態(tài)時序定律 355
5.9.5 靜態(tài)時序分析 358
5.9.6 節(jié)點的時鐘輸出延遲tco 358
5.9.7 基于節(jié)點的最短周期與最高頻率 360
5.9.8 基于節(jié)點的建立時間tsu 和保持時間th 361
5.9.9 時序檢查 362
5.9.10 相同時鐘域的時序檢查 363
5.9.11 相關時鐘域的時序檢查 381
5.9.12 無關時鐘域和亞穩(wěn)定性 385
5.10 使用TimeQuest的時序檢查和時序約束 400
5.11 流水線設計 409
5.11.1 流水線的均衡 412
5.11.2 流水線的設計方法 413
5.11.3 流水線設計的例子:流水線加法器 415
5.12 習 題 419
5.13 參考文獻 422
第6章 數(shù)字邏輯通信 423
6.1 基本概念 424
6.2 流傳輸 426
6.2.1 無反制的流式傳輸 427
6.2.2 具有反制功能的流式傳輸(SAB,SFB,SPB) 430
6.2.3 下游主動反制模式 432
6.2.4 下游快速反制模式 450
6.3 主從傳輸 468
6.3.1 從機請求等待模式 470
6.3.2 從機數(shù)據(jù)完成模式 486
6.4 習 題 509
6.5 參考文獻 510
第7章 可綜合性編碼 511
7.1 編寫綜合友好的代碼 511
7.2 并發(fā)語句和順序語句的可綜合性 512
7.3 循環(huán)語句的可綜合性 拾'3515
7.4 行為語句的可綜合性 520
7.5 條件語句的可綜合性 523
7.6 鎖存器和開節(jié)點 531
7.7 狀態(tài)機的可綜合性 536
7.7.1 顯式米利狀態(tài)機設計例子:曼徹斯特編碼器 539
7.7.2 顯式摩爾狀態(tài)機設計例子:曼徹斯特編碼器 542
7.8 Verilog的阻塞賦值和非阻塞賦值 546
7.9 參考文獻 552
第8章 開漏輸出和I2C控制器設計實踐 554
8.1 線與驅(qū)動和開漏輸出 554
8.2 基于開漏輸出和線與的驗證 557
8.3 I2C的命令 558
8.3.1 啟動命令 558
8.3.2 停止命令 558
8.3.3 讀命令 558
8.3.4 寫命令 559
8.4 具有開漏輸出的I2C控制器設計 559
8.4.1 設計需求 559
8.4.2 頂層設計(主機驅(qū)動器) 561
8.4.3 頂層架構(含開漏和驅(qū)動源) 561
8.4.4 開漏驅(qū)動源設計 562
8.4.5 開漏驅(qū)動源的驗證 571
8.5 應用例子 573
8.5.1 頂層設計 573
8.5.2 具有開漏驅(qū)動源的頂層架構 574
8.5.3 設計例子中主控制器的狀態(tài)轉移圖和驗證 576
第9章 精簡指令集CPU設計實踐 578
9.1 分段序列機和控制的管理模式 578
9.2 需求和指令 579
9.3 頂層設計和頂層架構 581
9.4 中斷設計和系統(tǒng)層次結構 582
9.5 RISC_SPM 的數(shù)據(jù)通道設計 585
9.5.1 通用寄存器模塊reg_model 585
9.5.2 存儲器模塊mem_model 586
9.5.3 程序指針模塊pc_model 586
9.5.4 多路器模塊 587
9.5.5 算術邏輯單元模塊alu_model 588
9.5.6 零標志寄存器模塊z_model 589
9.6 主控制器設計MFSM 589
9.6.1 取指周期 589
9.6.2 運算指令周期 591
9.6.3 讀指令周期 593
9.6.4 寫指令周期 595
9.6.5 無條件轉移指令周期 596
9.6.6 空操作指令周期 5999.6.7 零標志轉移指令周期 599
9.6.8 端口輸出指令周期 600
9.6.9 立即數(shù)指令周期 601
9.6.10 中斷返回指令周期 603
9.6.11 中斷進入周期 604
9.6.12 基于PSM 的狀態(tài)轉移圖 605
9.7 測試程序一:簡單的循環(huán) 606
9.7.1 程序流程框圖和數(shù)據(jù)區(qū) 606
9.7.2 手編機器碼表 607
9.7.3 測試程序TXT文件 607
9.7.4 測試平臺和仿真波形 608
9.8 測試程序二:流水燈程序 609
9.8.1 程序流程框圖和數(shù)據(jù)區(qū) 610
9.8.2 手編機器碼表 610
9.8.3 測試程序TXT文件 612
9.8.4 測試平臺和仿真波形 613
9.9 測試程序三:Fibonacci序列中斷 614
9.9.1 程序流程框圖和數(shù)據(jù)區(qū) 614
9.9.2 手編機器碼表 614
9.9.3 測試程序TXT文件 616
9.9.4 測試平臺和仿真波形 616
9.10 參考文獻 618
第10章 數(shù)字擴頻通信設計實踐 619
10.1 理解擴頻和直接序列擴頻 620
10.2 線性反饋移位寄存器的M 序列 624
10.3 漢明碼和漢明碼編譯碼器 628
10.4 最小二乘法判決和解擴 634
10.5 串行通信收發(fā)器的管理架構 636
10.6 串行通信的同步 637
10.6.1 串行通信的比特位同步 638
10.6.2 幀同步 639
10.6.3 串行通信的串并轉換 640
10.7 直接擴頻收發(fā)器的流式管理架構實踐 641
10.7.1 幀格式設計 641
10.7.2 發(fā)送器設計 642
10.7.3 接收器設計 652
10.7.4 收發(fā)器的ABV驗證 673
10.8 參考文獻 680
第11章 數(shù)字圖像中值濾波的設計實踐 681
11.1 概念和方法 682
11.2 流水線吞吐量 684
11.3 中值濾波器的架構設計 685
11.3.1 頂層設計 685
11.3.2 頂層架構設計 686
11.3.3 中值算法的硬件實現(xiàn) 689
11.3.4 中值計算流水線 696
11.3.5 地址發(fā)生器 698
11.4 節(jié)拍分析 699
11.4.1 地址發(fā)生器信號節(jié)拍分析 701
11.4.2 行緩沖器和流水線緩沖器的信號節(jié)拍分析 701
11.4.3 計算陣列信號節(jié)拍分析 701
11.4.4 中值計算信號節(jié)拍分析 703
11.4.5 目標字裝配寄存器信號節(jié)拍分析 703
11.4.6 邊界設置信號節(jié)拍分析 704
11.4.7 存儲器寫入信號節(jié)拍分析 704
11.4.8 信號沖突檢查 705
11.5 控制器設計 706
11.6 中值濾波器的可視化驗證 711
11.6.1 中值濾波器的可視化驗證平臺 712
11.6.2 源圖像的Photoshop處理 713
11.6.3 使用MATLAB的M 函數(shù)處理 718
11.6.4 源圖像加噪并轉換為TXT文件 719
11.6.5 通過仿真得到硬件處理的目標圖像數(shù)據(jù)文件 720
11.6.6 顯示硬件仿真得到的目標圖像 721
11.7 參考文獻 725
附 錄 726
附錄一 英文縮寫對照 726
附錄二 電路邏輯符號對照表 731
附錄三 代碼模型框圖/架構圖繪制規(guī)則 732