數(shù)字邏輯基礎(chǔ)與Verilog硬件描述語言（第2版）

目錄Contents第1章信息表示1
1.1數(shù)制1
1.1.1基本概念1
1.1.2常用數(shù)制的表示2
1.2不同數(shù)制間的轉(zhuǎn)換4
1.2.1其他進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)4
1.2.2十進(jìn)制數(shù)轉(zhuǎn)換為其他進(jìn)制數(shù)4
1.2.3二、八、十六進(jìn)制數(shù)之間的轉(zhuǎn)換6
1.3帶符號(hào)二進(jìn)制數(shù)的表示8
1.3.1真值與機(jī)器數(shù)8
1.3.2定點(diǎn)數(shù)與浮點(diǎn)數(shù)8
1.3.3原碼9
1.3.4反碼11
1.3.5補(bǔ)碼12
1.3.6真值、原碼、反碼、補(bǔ)碼之間的關(guān)系15
1.4編碼17
1.4.1數(shù)值數(shù)據(jù)編碼17
1.4.2非數(shù)值數(shù)據(jù)編碼23
本章小結(jié)25
思考題 125
習(xí)題126
第2章邏輯代數(shù)基礎(chǔ)28
2.1概述28
2.2邏輯代數(shù)中的基本概念30
2.3邏輯代數(shù)的基本運(yùn)算33
2.3.1與運(yùn)算33
2.3.2或運(yùn)算34
2.3.3非運(yùn)算35
2.4邏輯代數(shù)的基本定理及規(guī)則37
2.4.1邏輯代數(shù)的基本公理37
2.4.2邏輯代數(shù)的基本定理38
2.4.3邏輯代數(shù)的3個(gè)基本規(guī)則39
2.5邏輯函數(shù)的性質(zhì)42
2.5.1復(fù)合邏輯43
2.5.2邏輯函數(shù)的基本表達(dá)式47
2.5.3邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式48
2.6邏輯函數(shù)的化簡55
2.6.1邏輯函數(shù)的代數(shù)化簡法56
2.6.2邏輯函數(shù)的卡諾圖化簡法58
2.6.3具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡69
本章小結(jié)71
思考題 273
習(xí)題273
◆數(shù)字邏輯基礎(chǔ)與Verilog硬件描述語言(第2版)目錄第3章硬件描述語言基礎(chǔ)77
3.1概述77
3.1.1發(fā)展歷程77
3.1.2Verilog HDL的特點(diǎn)78
3.1.3Verilog HDL模塊化設(shè)計(jì)理念79
3.2Verilog HDL基礎(chǔ)知識(shí)79
3.2.1Verilog HDL模塊結(jié)構(gòu)79
3.2.2Verilog HDL中的詞法表示84
3.2.3Verilog HDL的數(shù)據(jù)類型85
3.2.4Verilog HDL的運(yùn)算符88
3.3Verilog HDL模塊的3種建模方式93
3.3.1Verilog HDL模塊的結(jié)構(gòu)描述方式94
3.3.2Verilog HDL模塊的數(shù)據(jù)流描述方式98
3.3.3Verilog HDL模塊的行為描述方式100
本章小結(jié)110
思考題 3110
習(xí)題3111
第4章組合電路的邏輯分析與設(shè)計(jì)113
4.1概述113
4.2組合電路的邏輯分析117
4.3組合電路的設(shè)計(jì)121
4.4典型組合邏輯電路125
4.4.1編碼器125
4.4.2譯碼器130
4.4.3數(shù)據(jù)分配器140
4.4.4數(shù)據(jù)選擇器142
4.4.5三態(tài)緩沖器148
4.4.6數(shù)值比較電路150
4.4.7加法器153
4.4.8奇偶校驗(yàn)電路156
4.5組合電路中的競(jìng)爭與險(xiǎn)象158
4.5.1競(jìng)爭與險(xiǎn)象159
4.5.2險(xiǎn)象的分類160
4.5.3邏輯險(xiǎn)象的判斷162
4.5.4邏輯險(xiǎn)象的消除163
本章小結(jié)164
思考題 4165
習(xí)題4165
第5章鎖存器與觸發(fā)器170
5.1概述170
5.2鎖存器171
5.2.1基本RS鎖存器171
5.2.2帶控制端的RS鎖存器173
5.2.3D鎖存器174
5.2.4JK鎖存器175
5.3觸發(fā)器177
5.3.1正邊沿D觸發(fā)器177
5.3.2負(fù)邊沿JK觸發(fā)器178
5.3.3T觸發(fā)器和T ′觸發(fā)器179
5.3.4帶有復(fù)位/置位功能的觸發(fā)器179
5.4鎖存器和觸發(fā)器的區(qū)別180
5.5觸發(fā)器的Verilog HDL模型181
5.5.1D觸發(fā)器的Verilog HDL模型181
5.5.2J\\|K觸發(fā)器的Verilog HDL模型182
5.6不同類型觸發(fā)器之間的轉(zhuǎn)換185
本章小結(jié)186
思考題 5186
習(xí)題5187
第6章時(shí)序電路概要和同步時(shí)序電路分析189
6.1概述189
6.1.1時(shí)序電路的基本結(jié)構(gòu)190
6.1.2時(shí)序電路的邏輯函數(shù)表達(dá)式190
6.1.3時(shí)序電路的分類191
6.1.4時(shí)序電路的描述方法191
6.2同步時(shí)序電路的分析方法與步驟194
6.3同步時(shí)序電路分析舉例195
6.4同步時(shí)序電路中的“掛起”現(xiàn)象200
本章小結(jié)202
思考題 6202
習(xí)題6203
第7章典型同步時(shí)序電路的設(shè)計(jì)與應(yīng)用205
7.1概述205
7.2計(jì)數(shù)器206
7.2.1基于觸發(fā)器的二進(jìn)制同步計(jì)數(shù)器設(shè)計(jì)206
7.2.2同步二進(jìn)制計(jì)數(shù)器的Verilog HDL描述209
7.2.3多種編碼十進(jìn)制計(jì)數(shù)器的Verilog HDL參數(shù)化設(shè)計(jì)模型212
7.2.4多功能4位二進(jìn)制加法計(jì)數(shù)器模塊及應(yīng)用電路分析216
7.2.5任意模數(shù)加1計(jì)數(shù)器的Verilog HDL參數(shù)化設(shè)計(jì)模型 223
7.3寄存器及其Verilog HDL模型225
7.4移位寄存器227
7.4.1串行輸入\\|串行輸出結(jié)構(gòu)的移位寄存器227
7.4.2串行輸入\\|并行輸出結(jié)構(gòu)的移位寄存器228
7.4.3并行輸入\\|串行輸出結(jié)構(gòu)的移位寄存器229
7.4.4多功能移位寄存器230
7.5移位寄存器型計(jì)數(shù)器233
7.5.1環(huán)形計(jì)數(shù)器233
7.5.2扭環(huán)形計(jì)數(shù)器238
7.5.3最大長度移位型計(jì)數(shù)器241
7.6節(jié)拍分配器241
7.7序列信號(hào)發(fā)生器243
本章小結(jié)245
思考題 7245
習(xí)題7246
第8章一般同步時(shí)序電路的設(shè)計(jì)249
8.1概述249
8.2原始狀態(tài)圖（表）的建立250
8.3狀態(tài)化簡253
8.4狀態(tài)分配258
8.5一般同步時(shí)序電路設(shè)計(jì)舉例259
8.6Verilog HDL綜合設(shè)計(jì)舉例264
本章小結(jié)277
思考題 8278
習(xí)題8279
附錄1基于Quartus環(huán)境和Verilog HDL的電路設(shè)計(jì)與仿真實(shí)例281
附錄2Logisim仿真平臺(tái)操作簡介296
參考文獻(xiàn)303