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內(nèi)容簡(jiǎn)介

　　《數(shù)據(jù)觸發(fā)多核處理器體系結(jié)構(gòu)設(shè)計(jì)》首先提出了一種數(shù)據(jù)觸發(fā)多核體系結(jié)構(gòu)，它包括數(shù)據(jù)觸發(fā)單元計(jì)算內(nèi)核、數(shù)據(jù)觸發(fā)單元存儲(chǔ)系統(tǒng)、片內(nèi)多核互連通信系統(tǒng)和片內(nèi)多核同步機(jī)制等。數(shù)據(jù)觸發(fā)單元計(jì)算內(nèi)核借鑒數(shù)據(jù)流驅(qū)動(dòng)思想，結(jié)合控制流，通過顯式指明完成操作所必須進(jìn)行的數(shù)據(jù)傳輸，將數(shù)據(jù)流和控制流很好地融合在一起，有效支持了各種粒度并行執(zhí)行，能很好地支持計(jì)算密集與數(shù)據(jù)密集應(yīng)用需求；具有設(shè)計(jì)簡(jiǎn)單、計(jì)算資源利用率高、計(jì)算能力強(qiáng)、可擴(kuò)展性好等優(yōu)勢(shì)。數(shù)據(jù)觸發(fā)單元存儲(chǔ)結(jié)構(gòu)包括指令Cache、DMA控制器和局部存儲(chǔ)器；局部指令Cache充分利用代．碼局部性特征，減小訪存代價(jià)開銷；局部存儲(chǔ)器簡(jiǎn)化了硬件設(shè)計(jì)，在提供足夠帶寬的同時(shí)解耦合內(nèi)核計(jì)算與存儲(chǔ)訪問，便于延遲隱藏。同時(shí)，還將采用大容量片內(nèi)eDRAM共享二級(jí)Cache技術(shù)，有效降低了存儲(chǔ)器訪問延遲，滿足多核處理器存儲(chǔ)帶寬需求。片內(nèi)多核互連通信結(jié)構(gòu)采用了片上互連網(wǎng)絡(luò)構(gòu)架來支持多個(gè)高性能核心間的并行通信，并提供了郵箱與DMA傳輸兩種粒度的通信。片內(nèi)多核同步結(jié)構(gòu)利用與SPARC處理器兼容的原子指令，實(shí)現(xiàn)了同步機(jī)制與柵欄同步機(jī)制，支持了釋放一致性（RC）模型。

作者簡(jiǎn)介

暫缺《數(shù)據(jù)觸發(fā)多核處理器體系結(jié)構(gòu)設(shè)計(jì)》作者簡(jiǎn)介

圖書目錄

第一章緒論
1．1 研究背景
1．1．1 集成電路技術(shù)對(duì)處理器體系結(jié)構(gòu)的影響
1．1．2 多媒體應(yīng)用對(duì)處理器體系結(jié)構(gòu)的影響
1．1．3 多核處理器所面臨的技術(shù)挑戰(zhàn)
1．2 研究現(xiàn)狀
1．2．1 處理器單核體系結(jié)構(gòu)設(shè)計(jì)技術(shù)
1．2．2 處理器單核結(jié)構(gòu)優(yōu)化設(shè)計(jì)技術(shù)
1．2．3 多核互聯(lián)通信體系結(jié)構(gòu)設(shè)計(jì)技術(shù)
1．2．4 異步電路與異步處理器設(shè)計(jì)技術(shù)
1．3 研究?jī)?nèi)容
1．3．1 數(shù)據(jù)觸發(fā)多核處理器體系結(jié)構(gòu)
1．3．2 數(shù)據(jù)觸發(fā)計(jì)算單元自動(dòng)優(yōu)化設(shè)計(jì)技術(shù)
1．3．3 數(shù)據(jù)觸發(fā)指令集模版字典壓縮技術(shù)
1．3．4 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡(luò)性能分析模型
1．3．5 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡(luò)設(shè)計(jì)與優(yōu)化
1．3．6 異步數(shù)據(jù)觸發(fā)處理單元設(shè)計(jì)與優(yōu)化
1．4 本書結(jié)構(gòu)
第二章數(shù)據(jù)觸發(fā)多核處理器體系結(jié)構(gòu)
2．1 引言
2．2 數(shù)據(jù)觸發(fā)多核處理器總體結(jié)構(gòu)
2．2．1 數(shù)據(jù)觸發(fā)計(jì)算思想
2．2．2 體系結(jié)構(gòu)的軟硬件折衷
2．2．3 數(shù)據(jù)觸發(fā)多核體系結(jié)構(gòu)
2．3 數(shù)據(jù)觸發(fā)單元總體結(jié)構(gòu)
2．4 數(shù)據(jù)觸發(fā)單元計(jì)算內(nèi)核
2．4．1 數(shù)據(jù)觸發(fā)單元流水線設(shè)計(jì)
2．4．2 功能單元與寄存器文件
2．4．3 數(shù)據(jù)觸發(fā)單元局部傳輸網(wǎng)絡(luò)
2．5 數(shù)據(jù)觸發(fā)單元存儲(chǔ)系統(tǒng)
2．5．1 指令Cache結(jié)構(gòu)
2．5．2 DMA傳輸部件
2．5．3 存儲(chǔ)管理單元
2．6 數(shù)據(jù)觸發(fā)多核通信機(jī)制
2．7 數(shù)據(jù)觸發(fā)多核同步機(jī)制
2．7．1 鎖同步及柵欄同步
2．7．2 同步機(jī)制設(shè)計(jì)與實(shí)現(xiàn)
2．8 本章小結(jié)
第三章數(shù)據(jù)觸發(fā)計(jì)算單元自動(dòng)優(yōu)化設(shè)計(jì)流程
第四章數(shù)據(jù)觸發(fā)指令集模版字典壓縮技術(shù)
第五章數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡(luò)性能分析模型
第六章數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡(luò)設(shè)計(jì)與優(yōu)化
第七章異步數(shù)據(jù)觸發(fā)處理單元設(shè)計(jì)及優(yōu)化
第八章總結(jié)與未來工作