數(shù)據(jù)觸發(fā)多核處理器體系結構設計

第一章 緒論
1．1 研究背景
1．1．1 集成電路技術對處理器體系結構的影響
1．1．2 多媒體應用對處理器體系結構的影響
1．1．3 多核處理器所面臨的技術挑戰(zhàn)
1．2 研究現(xiàn)狀
1．2．1 處理器單核體系結構設計技術
1．2．2 處理器單核結構優(yōu)化設計技術
1．2．3 多核互聯(lián)通信體系結構設計技術
1．2．4 異步電路與異步處理器設計技術
1．3 研究內(nèi)容
1．3．1 數(shù)據(jù)觸發(fā)多核處理器體系結構
1．3．2 數(shù)據(jù)觸發(fā)計算單元自動優(yōu)化設計技術
1．3．3 數(shù)據(jù)觸發(fā)指令集模版字典壓縮技術
1．3．4 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡性能分析模型
1．3．5 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡設計與優(yōu)化
1．3．6 異步數(shù)據(jù)觸發(fā)處理單元設計與優(yōu)化
1．4 本書結構
第二章 數(shù)據(jù)觸發(fā)多核處理器體系結構
2．1 引言
2．2 數(shù)據(jù)觸發(fā)多核處理器總體結構
2．2．1 數(shù)據(jù)觸發(fā)計算思想
2．2．2 體系結構的軟硬件折衷
2．2．3 數(shù)據(jù)觸發(fā)多核體系結構
2．3 數(shù)據(jù)觸發(fā)單元總體結構
2．4 數(shù)據(jù)觸發(fā)單元計算內(nèi)核
2．4．1 數(shù)據(jù)觸發(fā)單元流水線設計
2．4．2 功能單元與寄存器文件
2．4．3 數(shù)據(jù)觸發(fā)單元局部傳輸網(wǎng)絡
2．5 數(shù)據(jù)觸發(fā)單元存儲系統(tǒng)
2．5．1 指令Cache結構
2．5．2 DMA傳輸部件
2．5．3 存儲管理單元
2．6 數(shù)據(jù)觸發(fā)多核通信機制
2．7 數(shù)據(jù)觸發(fā)多核同步機制
2．7．1 鎖同步及柵欄同步
2．7．2 同步機制設計與實現(xiàn)
2．8 本章小結
第三章 數(shù)據(jù)觸發(fā)計算單元自動優(yōu)化設計流程
第四章 數(shù)據(jù)觸發(fā)指令集模版字典壓縮技術
第五章 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡性能分析模型
第六章 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡設計與優(yōu)化
第七章 異步數(shù)據(jù)觸發(fā)處理單元設計及優(yōu)化
第八章 總結與未來工作